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參數(shù)資料
| 型號(hào)： | C8051F300 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Mixed Signal ISP Flash MCU Family |
| 中文描述： | 混合信號(hào)ISP的閃存微控制器系列 |
| 文件頁(yè)數(shù)： | 12/310頁(yè) |
| 文件大?。?/td> | 2478K |
| 代理商： | C8051F300 |
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Page 12
DS007-0.4-NOV02
2002 Cygnal Integrated Products, Inc.
Advanced
Information
C8051F060/1/2/3
A
Figure 17.12. P1MDIN: Port1 Input Mode Register.............................................................203
Figure 17.13. P1MDOUT: Port1 Output Mode Register.......................................................204
Figure 17.14. P2: Port2 Data Register...................................................................................204
Figure 17.15. P2MDIN: Port2 Input Mode Register.............................................................205
Figure 13.1. Reset Sources ....................................................................................................155Figure 13.2. Reset Timing .....................................................................................................156
Figure 13.3. WDTCN: Watchdog Timer Control Register ...................................................158
Figure 13.4. RSTSRC: Reset Source Register.......................................................................159
14. OSCILLATORS...................................................................................................................161
Figure 14.1. Oscillator Diagram............................................................................................161
Figure 14.2. OSCICL: Internal Oscillator Calibration Register............................................162
Figure 14.3. OSCICN: Internal Oscillator Control Register .................................................162
Figure 14.4. CLKSEL: Oscillator Clock Selection Register.................................................163
Figure 14.5. OSCXCN: External Oscillator Control Register...............................................164
15. FLASH MEMORY..............................................................................................................167
Figure 15.1. FLASH Program Memory Map and Security Bytes.........................................170
Figure 15.2. FLACL: FLASH Access Limit .........................................................................171
Figure 15.3. FLSCL: FLASH Memory Control....................................................................172
Figure 15.4. PSCTL: Program Store Read/Write Control.....................................................173
16. EXTERNAL DATA MEMORY INTERFACE AND ON-CHIP XRAM.......................175
Figure 16.1. EMI0CN: External Memory Interface Control.................................................177
Figure 16.2. EMI0CF: External Memory Configuration.......................................................177
Figure 16.3. Multiplexed Configuration Example.................................................................178
Figure 16.4. Non-multiplexed Configuration Example.........................................................179
Figure 16.5. EMIF Operating Modes.....................................................................................180
Figure 16.6. EMI0TC: External Memory Timing Control....................................................182
Figure 16.7. Non-multiplexed 16-bit MOVX Timing...........................................................183
Figure 16.8. Non-multiplexed 8-bit MOVX without Bank Select Timing............................184
Figure 16.9. Non-multiplexed 8-bit MOVX with Bank Select Timing.................................185
Figure 16.10. Multiplexed 16-bit MOVX Timing.................................................................186
Figure 16.11. Multiplexed 8-bit MOVX without Bank Select Timing .................................187
Figure 16.12. Multiplexed 8-bit MOVX with Bank Select Timing.......................................188
17. PORT INPUT/OUTPUT.....................................................................................................191
Figure 17.1. Port I/O Cell Block Diagram.............................................................................191
Figure 17.2. Port I/O Functional Block Diagram ..................................................................192
Figure 17.3. Priority Crossbar Decode Table........................................................................193
Figure 17.4. Crossbar Example: ............................................................................................197
Figure 17.5. XBR0: Port I/O Crossbar Register 0.................................................................198
Figure 17.6. XBR1: Port I/O Crossbar Register 1.................................................................199
Figure 17.8. XBR3: Port I/O Crossbar Register 3.................................................................201
Figure 17.9. P0: Port0 Data Register.....................................................................................202
Figure 17.10. P0MDOUT: Port0 Output Mode Register.......................................................202
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