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參數(shù)資料
| 型號： | AX500-1PQ208I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 248/262頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA AXCELERATOR 500K 208QFP |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 5376 |
| RAM 位總計： | 73728 |
| 輸入/輸出數(shù)： | 115 |
| 門數(shù)： | 500000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
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Detailed Specifications
2- 72
R e v i sio n 1 8
The HM and CM modules can select between:
The HCLK or CLK source respectively
A local signal routed on generic routing resources
This allows each core tile to have eight clocks independent of the other core tiles in the device.
Both HCLK and CLK are segmentable, meaning that individual branches of the global resource can be
used independently.
Like the HM and CM modules, the HD and RD modules can select between:
The HCLK or CLK source from the HM or CM module respectively
A local signal routed on generic routing resources
The AX architecture is capable of supporting a large number of local clocks—24 segments per HCLK
driving north-south and 28 segments per CLK driving east-west per core tile.
Microsemi's Designer software’s place-and-route takes advantage of the segmented clock structure
found in Axcelerator devices by turning off any unused clock segments. This results in not only better
performance but also lower power consumption.
Global Resource Access Macros
Global resources can be driven by one of three sources: external pad(s), an internal net, or the output of
a PLL. These connections can be made by using one of three types of macros: CLKBUF, CLKINT, and
PLLCLK.
CLKBUF and HCLKBUF
CLKBUF (HCLKBUF) is used to drive a CLK (HCLK) from external pads. These macros can be used
either generically or with the specific I/O standard desired (e.g. CLKBUF_LVCMOS25, HCLKBUF_LVDS,
etc.) (Figure 2-42).
Package pins CLKEP and CLKEN are associated with CLKE; package pins HCLKAP and HCLKAN are
associated with HCLKA, etc.
Note that when CLKBUF (HCLKBUF) is used with a single-ended I/O standard, it must be tied to the
P-pad of the CLK (HCLK) package pin. In this case, the CLK (HCLK) N-pad can be used for user signals.
CLKINT and HCLKINT
CLKINT (HCLKINT) is used to access the CLK (HCLK) resource internally from the user signals
(Figure 2-43).
Figure 2-42 CLKBUF and HCLKBUF
Figure 2-43 CLKINT and HCLKINT
P
N
CLKBUF
HCLKBUF
Clock
Network
CLKINT
HCLKINT
Clock
Network
Logic
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RMA49DTMH | CONN EDGECARD 98POS R/A .125 SLD |
| RSA49DTMD | CONN EDGECARD 98POS R/A .125 SLD |
| RMA49DTMD | CONN EDGECARD 98POS R/A .125 SLD |
| RSA49DTBN | CONN EDGECARD 98POS R/A .125 SLD |
| RMA49DTBN | CONN EDGECARD 98POS R/A .125 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AX500-1PQ208M | 制造商:Microsemi Corporation 功能描述:FPGA AXCELERATOR 286K GATES 5376 CELLS 763MHZ 0.15UM 1.5V 20 - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 115 I/O 208PQFP 制造商:Microsemi Corporation 功能描述:IC FPGA AXCELERATOR 500K 208PQFP |
| AX500-1PQ896 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX500-1PQ896B | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX500-1PQ896I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX500-1PQ896M | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
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