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參數(shù)資料
| 型號： | AX250-1FGG484I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 189/262頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA AXCELERATOR 250K 484FBGA |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 2816 |
| RAM 位總計(jì)： | 55296 |
| 輸入/輸出數(shù)： | 248 |
| 門數(shù)： | 250000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 484-BGA |
| 供應(yīng)商設(shè)備封裝： | 484-FPBGA（23x23） |
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Detailed Specifications
2- 18
R e v i sio n 1 8
Using the Differential I/O Standards
Differential I/O macros should be instantiated in the netlist. The settings for these I/O standards cannot
be changed inside Designer. Note that there are no tristated or bidirectional I/O buffers for differential
standards.
Using the Voltage-Referenced I/O Standards
Using these I/O standards is similar to that of single-ended I/O standards. Their settings can be changed
in Designer.
Using DDR (Double Data Rate)
In Double Data Rate mode, new data is present on every transition of the clock signal. Clock and data
lines have identical bandwidth and signal integrity requirements, making it very efficient for implementing
very high-speed systems.
To implement a DDR, users need to:
1. Instantiate an input buffer (with the required I/O standard)
2. Instantiate the DDR_REG macro (Figure 2-6)
3. Connect the output from the Input buffer to the input of the DDR macro
Macros for Specific I/O Standards
There are different macro types for any I/O standard or feature that determine the required VCCI and
VREF voltages for an I/O. The generic buffer macros require the LVTTL standard with slow slew rate and
24 mA-drive strength. LVTTL can support high slew rate but this should only be used for critical signals.
Most of the macro symbols represent variations of the six generic symbol types:
CLKBUF: Clock Buffer
HCLKBUF: Hardwired Clock Buffer
INBUF: Input Buffer
OUTBUF: Output Buffer
TRIBUF: Tristate Buffer
BIBUF: Bidirectional Buffer
Other macros include the following:
Differential I/O standard macros: The LVDS and LVPECL macros either have a pair of differential
inputs (e.g. INBUF_LVDS) or a pair of differential outputs (e.g. OUTBUF_LVPECL).
Pull-up and pull-down variations of the INBUF, BIBUF, and TRIBUF macros. These are available
only with TTL and LVCMOS thresholds. They can be used to model the behavior of the pull-up
and pull-down resistors available in the architecture. Whenever an input pin is left unconnected,
the output pin will either go high or low rather than unknown. This allows users to leave inputs
unconnected without having the negative effect on simulation of propagating unknowns.
DDR_REG macro. It can be connected to any I/O standard input buffers (i.e. INBUF) to
implement a double data rate register. Designer software will map it to the I/O module in the same
way it maps the other registers to the I/O module.
Figure 2-6
DDR Register
DQR
QF
D
CLR
PSET
CLK
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AMM28DRSD | CONN EDGECARD 56POS DIP .156 SLD |
| ESC65DRYS-S93 | CONN EDGECARD 130PS DIP .100 SLD |
| ABC44DRYI-S93 | CONN EDGECARD 88POS DIP .100 SLD |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| AX250-1FGG896B | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
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