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參數(shù)資料
| 型號： | AX2000-1FGG896I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 233/262頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA AXCELERATOR 2M 896-FBGA |
| 標準包裝： | 27 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 21504 |
| RAM 位總計： | 294912 |
| 輸入/輸出數(shù)： | 586 |
| 門數(shù)： | 2000000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 896-BGA |
| 供應商設備封裝： | 896-FBGA（31x31） |
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Detailed Specifications
2- 58
R e v i sio n 1 8
R-Cell
Introduction
The R-cell, the sequential logic resource of the Axcelerator devices, is the second logic module type in
the AX family architecture. It includes clock inputs for all eight global resources of the Axcelerator
architecture as well as global presets and clears (Figure 2-31).
The main features of the R-cell include the following:
Direct connection to the adjacent logic module through the hardwired connection DCIN. DCIN is
driven by the DCOUT of an adjacent C-cell via the Direct-Connect routing resource, providing a
connection with less than 0.1 ns of routing delay.
The R-cell can be used as a standalone flip-flop. It can be driven by any C-cell or I/O modules
through the regular routing structure (using DIN as a routable data input). This gives the option of
using the R-Cell as a 2:1 MUXed flip-flop as well.
Provision of data enable-input (S0).
Independent active-low asynchronous clear (CLR).
Independent active-low asynchronous preset (PSET). If both CLR and PSET are low, CLR has
higher priority.
Clock can be driven by any of the following (CKP selects clock polarity):
– One of the four high performance hardwired fast clocks (HCLKs)
– One of the four routed clocks (CLKs)
– User signals
Global power-on clear (GCLR) and preset (GPSET), which drive each flip-flop on a chip-wide
basis.
– When the Global Set Fuse option in the Designer software is unchecked (by default),
GCLR = 0 and GPSET = 1 at device power-up. When the option is checked, GCLR = 1 and
GPSET = 0. Both pins are pulled High when the device is in user mode. Refer to the
"Simulation Support for GCLR/GPSET in Axcelerator" section of the Antifuse Macro Library
for information on simulation support for GCLR and GPSET.
S0, S1, PSET, and CLR can be driven by routed clocks CLKE/F/G/H or user signals.
DIN and S1 can be driven by user signals.
As with the C-cell, the configuration of the R-cell to perform various functions is handled automatically for
the user through Microsemi's extensive macro library (see the Antifuse Macro Library Guide for a
complete listing of available AX macros).
Figure 2-31 R-Cell
S1
S0
CKP
CLR
GCLR
PSET
GPSET
DCIN
DIN(user signals)
CKS
Y
HCLKA/B/C/D
CLKE/F/G/H
Internal Logic
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| AX2000-1FGG896PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX2000-1LG624M | 制造商:Microsemi Corporation 功能描述:AXCELERATOR-2,000,000 GATES - Trays |
| AX2000-1PQ896 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX2000-1PQ896B | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
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