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參數(shù)資料
| 型號： | AX125-FGG324I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 214/262頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA AXCELERATOR 125K 324FBGA |
| 標(biāo)準(zhǔn)包裝： | 84 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 1344 |
| RAM 位總計(jì)： | 18432 |
| 輸入/輸出數(shù)： | 168 |
| 門數(shù)： | 125000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 324-BGA |
| 供應(yīng)商設(shè)備封裝： | 324-FBGA（19x19） |
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Axcelerator Family FPGAs
Re vi s i on 18
2 - 41
Timing Characteristics
Table 2-35 3.3 V PCI I/O Module
Worst-Case Commercial Conditions VCCA = 1.425 V, VCCI = 3.0 V, TJ = 70°C
–2 Speed
–1 Speed
Std Speed
Units
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
3.3 V PCI Output Module Timing
tDP
Input Buffer
1.57
1.79
2.10
ns
tPY
Output Buffer
1.91
2.18
2.56
ns
tENZL
Enable to Pad Delay through the Output
Buffer—Z to Low
1.61
1.62
1.63
ns
tENZH
Enable to Pad Delay through the Output
Buffer—Z to High
1.45
1.47
ns
tENLZ
Enable to Pad Delay through the Output
Buffer—Low to Z
2.55
2.90
3.41
ns
tENHZ
Enable to Pad Delay through the Output
Buffer—High to Z
3.52
4.01
4.72
ns
tIOCLKQ
Sequential Clock-to-Q for the I/O Input
Register
0.67
0.77
0.90
ns
tIOCLKY
Clock-to-output Y for the I/O Output Register
and the I/O Enable Register
0.67
0.77
0.90
ns
tSUD
Data Input Set-Up
0.23
0.27
0.31
ns
tSUE
Enable Input Set-Up
0.26
0.30
0.35
ns
tHD
Data Input Hold
0.00
ns
tHE
Enable Input Hold
0.00
ns
tCPWHL
Clock Pulse Width High to Low
0.39
ns
tCPWLH
Clock Pulse Width Low to High
0.39
ns
tWASYN
Asynchronous Pulse Width
0.37
ns
tREASYN
Asynchronous Recovery Time
0.13
0.15
0.17
ns
tHASYN
Asynchronous Removal Time
0.00
ns
tCLR
Asynchronous Clear-to-Q
0.23
0.27
0.31
tPRESET
Asynchronous Preset-to-Q
0.23
0.27
0.31
ns
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PDF描述 |
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