- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4465 > AX125-2FG256 (Microsemi SoC)IC FPGA AXCELERATOR 125K 256FBGA PDF資料下載
參數(shù)資料
| 型號： | AX125-2FG256 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 233/262頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA AXCELERATOR 125K 256FBGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 1344 |
| RAM 位總計： | 18432 |
| 輸入/輸出數(shù)： | 138 |
| 門數(shù)： | 125000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 256-LBGA |
| 供應(yīng)商設(shè)備封裝： | 256-FPBGA（17x17） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁當(dāng)前第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁
Detailed Specifications
2- 58
R e v i sio n 1 8
R-Cell
Introduction
The R-cell, the sequential logic resource of the Axcelerator devices, is the second logic module type in
the AX family architecture. It includes clock inputs for all eight global resources of the Axcelerator
architecture as well as global presets and clears (Figure 2-31).
The main features of the R-cell include the following:
Direct connection to the adjacent logic module through the hardwired connection DCIN. DCIN is
driven by the DCOUT of an adjacent C-cell via the Direct-Connect routing resource, providing a
connection with less than 0.1 ns of routing delay.
The R-cell can be used as a standalone flip-flop. It can be driven by any C-cell or I/O modules
through the regular routing structure (using DIN as a routable data input). This gives the option of
using the R-Cell as a 2:1 MUXed flip-flop as well.
Provision of data enable-input (S0).
Independent active-low asynchronous clear (CLR).
Independent active-low asynchronous preset (PSET). If both CLR and PSET are low, CLR has
higher priority.
Clock can be driven by any of the following (CKP selects clock polarity):
– One of the four high performance hardwired fast clocks (HCLKs)
– One of the four routed clocks (CLKs)
– User signals
Global power-on clear (GCLR) and preset (GPSET), which drive each flip-flop on a chip-wide
basis.
– When the Global Set Fuse option in the Designer software is unchecked (by default),
GCLR = 0 and GPSET = 1 at device power-up. When the option is checked, GCLR = 1 and
GPSET = 0. Both pins are pulled High when the device is in user mode. Refer to the
"Simulation Support for GCLR/GPSET in Axcelerator" section of the Antifuse Macro Library
for information on simulation support for GCLR and GPSET.
S0, S1, PSET, and CLR can be driven by routed clocks CLKE/F/G/H or user signals.
DIN and S1 can be driven by user signals.
As with the C-cell, the configuration of the R-cell to perform various functions is handled automatically for
the user through Microsemi's extensive macro library (see the Antifuse Macro Library Guide for a
complete listing of available AX macros).
Figure 2-31 R-Cell
S1
S0
CKP
CLR
GCLR
PSET
GPSET
DCIN
DIN(user signals)
CKS
Y
HCLKA/B/C/D
CLKE/F/G/H
Internal Logic
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AX125-2FGG256 | IC FPGA AXCELERATOR 125K 256FBGA |
| RSC50DRYI-S734 | CONN EDGECARD 100PS DIP .100 SLD |
| EP4CE40F29C8LN | IC CYCLONE IV FPGA 40K 780FBGA |
| A1020B-PLG44C | IC FPGA 2K GATES 44-PLCC COM |
| RMC50DRYI-S734 | CONN EDGECARD 100PS DIP .100 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AX125-2FG256I | 功能描述:IC FPGA AXCELERATOR 125K 256FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Axcelerator 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
| AX125-2FG324 | 功能描述:IC FPGA AXCELERATOR 125K 324FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Axcelerator 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
| AX125-2FG324I | 功能描述:IC FPGA AXCELERATOR 125K 324FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Axcelerator 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
| AX125-2FG896 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX125-2FG896B | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。