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參數(shù)資料
| 型號： | AX125-1FGG256 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 27/262頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA AXCELERATOR 125K 256FBGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 1344 |
| RAM 位總計(jì)： | 18432 |
| 輸入/輸出數(shù)： | 138 |
| 門數(shù)： | 125000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 256-LBGA |
| 供應(yīng)商設(shè)備封裝： | 256-FPBGA（17x17） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁當(dāng)前第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁
Detailed Specifications
2- 10 8
R ev isio n 1 8
TDO
TDO is normally tristated, and it is active only when the TAP controller is in the "Shift_DR" state or
"Shift_IR" state. The least significant bit of the selected register (i.e. IR or DR) is clocked out to TDO first
by the falling edge of TCK.
TAP Controller
The TAP Controller is compliant with the IEEE Standard 1149.1. It is a state machine of 16 states that
controls the Instruction Register (IR) and the Data Registers (such as BSR, IDCODE, USRCODE,
BYPASS, etc.). The TAP Controller steps into one of the states depending on the sequence of TMS at
the rising edges of TCK.
Instruction Register (IR)
The IR has five bits (IR4 to IR0). At the TRST state, IR is reset to IDCODE. Each time when IR is
selected, it goes through "select IR-Scan," "Capture-IR," "Shift-IR," all the way through "Update-IR."
When there is no test error, the first five data bits coming out of TDO during the "Shift-IR" will be "10111".
If a test error occurs, the last three bits will contain one to three zeroes corresponding to negatively
asserted signals: "TDO_ERRORB," "PROBA_ERRORB," and "PROBB_ERRORB." The error(s) will be
erased when the TAP is at the "Update-IR" or the TRST state. When in user mode start-up sequence, if
the micro-probe has not been used, the "PROBA_ERRORB" is used as a "Power-up done successfully"
flag.
Data Registers (DRs)
Data registers are distributed throughout the chip. They store testing/programming vectors. The MSB of
a data register is connected to TDI, while the LSB is connected to TDO. There are different types of data
registers. Descriptions of the main registers are as follow:
1. IDCODE:
The IDCODE is a 20-bit hard coded JTAG Silicon Signature. It is a hardwired device ID code,
which contains the Microsemi identity, part number, and version number in a specific JTAG
format.
2. USERCODE:
The USERCODE is a 33-bit programmable register. However, only 20 bits are allocated to use as
JTAG Silicon Signature. It is a supplementary identity code for the user to program information to
distinguish different programmed parts. USERCODE fuses will read out as "zeroes" when not
programmed, so only the "1" bits need to be programmed.
3. Boundary-Scan Register (BSR):
Each I/O contains three Boundary-Scan Cells. Each cell has a shift register bit, a latch, and two
MUXes. The boundary-scan cells are used for the Output-enable (E), Output (O), and Input (I)
registers. The bit order of the boundary-scan cells for each of them is E-O-I. The boundary-scan
cells are then chained serially to form the Boundary-Scan Register (BSR). The length of the BSR
is the number of I/Os in the die multiplied by three.
4. Bypass Register (BYR):
This is the "1-bit" register. It is used to shorten the TDI-TDO serial chain in board-level testing to
only one bit per device not being tested. It is also selected for all "reserved" or unused
instructions.
Probing
Internal activities of the JTAG interface can be observed via the Silicon Explorer II probes: "PRA," "PRB,"
"PRC," and "PRD."
Special Fuses
Security
Microsemi antifuse FPGAs, with FuseLock technology, offer the highest level of design security available
in a programmable logic device. Since antifuse FPGAs are live-at power-up, there is no bitstream that
can be intercepted, and no bitstream or programming data is ever downloaded to the device during
power-up, thus protecting against device cloning. In addition, special security fuses are hidden
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PDF描述 |
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| AX125-1FGG324I | 功能描述:IC FPGA AXCELERATOR 125K 324FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Axcelerator 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
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