參數(shù)資料
型號(hào)： AX125-1FG256
廠商： Microsemi SoC
文件頁數(shù)： 222/262頁
文件大小： 0K
描述： IC FPGA AXCELERATOR 125K 256FBGA
標(biāo)準(zhǔn)包裝： 90
系列： Axcelerator
邏輯元件/單元數(shù)： 1344
RAM 位總計(jì)： 18432
輸入/輸出數(shù)： 138
門數(shù)： 125000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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Detailed Specifications
2- 48
R e v i sio n 1 8
SSTL3
Stub Series Terminated Logic for 3.3 V is a general-purpose 3.3 V memory bus standard (JESD8-8). The
Axcelerator devices support both classes of this standard. This requires a differential amplifier input
buffer and a push-pull output buffer.
Class I
AC Loadings
Timing Characteristics
Table 2-50 DC Input and Output Levels
VIL
VIH
VOL
VOH
IOL
IOH
Min., V
Max., V
Min., V
Max., V
Min., V
mA
-0.3
VREF – 0.2
VREF +0.2
3.6
VREF – 0.6
VREF + 0.6
8
–8
Figure 2-23 AC Test Loads
Table 2-51 AC Waveforms, Measuring Points, and Capacitive Loads
Input Low (V)
Input High (V)
Measuring Point* (V)
VREF (typ) (V)
Cload (pF)
VREF – 1.0
VREF + 1.0
VREF
1.50
30
Note:
*Measuring Point = VTRIP
Test Point
30 pF
50
25
VTT
Table 2-52 3.3 V SSTL3 Class I I/O Module
Worst-Case Commercial Conditions VCCA = 1.425 V, VCCI = 3.0 V, TJ = 70°C
–2 Speed
–1 Speed
Std Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Units
3.3 V SSTL3 Class I I/O Module Timing
tDP
Input Buffer
1.78
2.03
2.39
ns
tPY
Output Buffer
2.17
2.47
2.91
ns
tICLKQ
Clock-to-Q for the I/O input register
0.67
0.77
0.90
ns
tOCLKQ
Clock-to-Q for the I/O output register and
the I/O enable register
0.67
0.77
0.90
ns
tSUD
Data Input Set-Up
0.23
0.27
0.31
ns
tSUE
Enable Input Set-Up
0.26
0.30
0.35
ns
tHD
Data Input Hold
0.00
ns
tHE
Enable Input Hold
0.00
ns
tCPWHL
Clock Pulse Width High to Low
0.39
ns
tCPWLH
Clock Pulse Width Low to High
0.39
ns
tWASYN
Asynchronous Pulse Width
0.37
ns
tREASYN
Asynchronous Recovery Time
0.13
0.15
0.17
ns
tHASYN
Asynchronous Removal Time
0.00
ns
tCLR
Asynchronous Clear-to-Q
0.23
0.27
0.31
ns
tPRESET
Asynchronous Preset-to-Q
0.23
0.27
0.31
ns
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PDF描述
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