參數(shù)資料
型號： AX1000-2FGG484I
元件分類： FPGA
英文描述： FPGA, 12096 CLBS, 612000 GATES, 870 MHz, PBGA484
封裝： 1 MM PITCH, FBGA-484
文件頁數(shù)： 157/230頁
文件大小： 6485K
代理商： AX1000-2FGG484I
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Axcelerator Family FPGAs
2- 18
v2.8
User I/O Naming Conventions
Due to the complex and flexible nature of the Axcelerator family’s user I/Os, a naming scheme is used to show the
details of the I/O. The naming scheme explains to which bank an I/O belongs, as well as the pairing and pin polarity for
differential I/Os (Figure 2-7).
Figure 2-7 I/O Bank and Dedicated Pin Layout
Figure 2-8 General Naming Schemes
PRC
PRD
PRB
PRA
TDO
TDI
TCK
TMS
TRST
LP
Corner4
Corner3
Corner1
I/O
BANK
3
I/O
BANK
2
I/O BANK 0
I/O BANK 5
I/O BANK 1
I/O BANK 4
I/O
BANK
7
I/O
BANK
6
Corner2
AX125
GND
V
CCDA
GND
V
CCDA
V
PUMP
GND
V
CCDA
GND
V
CCDA
V
COMPLG
V
COMPLH
V
CCPLG
V
CCPLH
V
COMPLB
V
COMPLA
V
CCPLB
V
CCPLA
V
COMPLE
V
COMPLF
V
CCPLE
V
CCPLF
V
COMPLD
V
COMPLC
V
CCPLD
V
CCPLC
GND
V
CCDA
GND
V
CCDA
GND
V
CCDA
GND
V
CCDA
GND
V
CCA
GND
V
CCA
GND
V
CCA
GND
V
CCA
GND
V
CCA
GND
V
CCA
GND
V
CCI 2
GND
V
CCI
1
GND
V
CCI
5
GND
V
CCI
4
GND
V
CCDA
GND
V
CCDA
GND
V
CCDA
GND
V
CCA
GND
V
CCA
GND
V
CCI 6
GND
V
CCI 7
GND
V
CCI 3
V
CCI
0
IOxxXBxFx
Fx refers to an
unimplemented feature
and can be ignored.
Bank I/D 0 through 7,
clockwise from IOB NW
P - Positive Pin/ N- Negative Pin
Pair number in the
bank, starting at 00,
clockwise from IOB NW
IO12PB1F1 is the positive pin of the thirteenth pair of the
first I/O bank (IOB NE). IO12PB1 combined
with IO12NB1 form a differential pair.
For those I/Os that can be employed
either as a user I/O or as a special
function, the following nomenclature
is used:
IOxxXBxFx/special_function_name
IOxxPB1Fx/xCLKx this pin can be configured as a clock
input or as a user I/O.
Examples:
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PDF描述
AX1000-2FGG484 FPGA, 12096 CLBS, 612000 GATES, 870 MHz, PBGA484
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