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參數(shù)資料
| 型號： | ATF2500C-20JC |
| 廠商： | Atmel |
| 文件頁數(shù)： | 20/24頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CPLD EE 20NS 44PLCC |
| 標準包裝： | 27 |
| 系列： | ATF2500C(L) |
| 可編程類型： | 系統(tǒng)內可編程 |
| 最大延遲時間 tpd(1)： | 20.0ns |
| 電壓電源 - 內部： | 4.75 V ~ 5.25 V |
| 宏單元數(shù)： | 24 |
| 輸入/輸出數(shù)： | 24 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 44-LCC（J 形引線） |
| 供應商設備封裝： | 44-PLCC |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 608 (CN2011-ZH PDF) |
5
0777K–PLD–1/24/08
ATF2500C
5.
Preload and Observability of Registered Outputs
The ATF2500Cs registers are provided with circuitry to allow loading of each register asynchro-
nously with either a high or a low. This feature will simplify testing since any state can be forced
into the registers to control test sequencing. A V
IH level on the odd I/O pins will force the appro-
priate register high; a V
IL will force it low, independent of the polarity or other configuration bit
settings.
The PRELOAD state is entered by placing an 10.25V to 10.75V signal on SMP lead 42. When
the preload clock SMP lead 23 is pulsed high, the data on the I/O pins is placed into the 12 reg-
isters chosen by the Q select and even/odd select pins.
Register 2 observability mode is entered by placing an 10.25V to 10.75V signal on pin/lead 2. In
this mode, the contents of the buried register bank will appear on the associated outputs when
the OE control signals are active.
Figure 5-1.
Preload Waveforms
Table 5-1.
Preload Levels
Level Forced on Odd
I/O Pin during
PRELOAD Cycle
Q Select
Pin State
Even/Odd
Select
Even Q1
State after
Cycle
Even Q2
State after
Cycle
Odd Q1
State after
Cycle
Odd Q2
State after
Cycle
V
IH/VIL
Low
High/Low
X
V
IH/VIL
High
Low
X
High/Low
X
V
IH/VIL
Low
High
X
High/Low
X
V
IH/VIL
High
X
High/Low
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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