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參數(shù)資料
| 型號： | AT89S8253-24PU |
| 廠商： | Atmel |
| 文件頁數(shù)： | 4/60頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC 8051 MCU FLASH 12K 40DIP |
| 產(chǎn)品培訓(xùn)模塊： | MCU Product Line Introduction |
| 標準包裝： | 10 |
| 系列： | 89S |
| 核心處理器： | 8051 |
| 芯體尺寸： | 8-位 |
| 速度： | 24MHz |
| 連通性： | SPI，UART/USART |
| 外圍設(shè)備： | POR，WDT |
| 輸入/輸出數(shù)： | 32 |
| 程序存儲器容量： | 12KB（12K x 8） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大?。?/td> | 2K x 8 |
| RAM 容量： | 256 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 40-DIP（0.600"，15.24mm） |
| 包裝： | 管件 |
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12
3286P–MICRO–3/10
AT89S8253
8.
Programmable Watchdog Timer
The programmable Watchdog Timer (WDT) counts instruction cycles. The prescaler bits, PS0,
PS1 and PS2 in SFR WDTCON are used to set the period of the Watchdog Timer from 16K to
2048K instruction cycles. The available timer periods are shown in Table 8-1. The WDT time-out
period is dependent upon the external clock frequency.
The WDT is disabled by Power-on Reset and during Power-down mode. When WDT times out
without being serviced or disabled, an internal RST pulse is generated to reset the CPU. See
Table 8-1 for the WDT period selections.
Table 8-1.
Watchdog Timer Time-out Period Selection
WDT Prescaler Bits
Period (Nominal for
F
CLK = 12 MHz)
PS2
PS1
PS0
0
16 ms
0
1
32 ms
0
1
0
64 ms
01
1
128 ms
10
0
256 ms
10
1
512 ms
1
0
1024 ms
1
2048 ms
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