參數(shù)資料
型號(hào)： AT17LV128-10NI
廠商： ATMEL CORP
元件分類： DRAM
英文描述： IC OCT D F/F W/RESET 20 SOIC
中文描述： 128K X 1 CONFIGURATION MEMORY, PDSO8
封裝： 0.150 INCH, PLASTIC, MS-012AA, SOIC-8
文件頁(yè)數(shù)： 4/24頁(yè)
文件大?。?/td> 221K
代理商： AT17LV128-10NI
12
AT17LV65/128/256/512/010/002/040
2321E–CNFG–06/03
Notes:
1. AC test lead = 50 pF.
2. Float delays are measured with 5 pF AC loads. Transition is measured ± 200 mV from steady-state active levels.
Notes:
1. AC test lead = 50 pF.
2. Float delays are measured with 5 pF AC loads. Transition is measured ± 200 mV from steady-state active levels.
AC Characteristics
V
CC = 3.3V ± 10%
Symbol
Description
AT17LV65/128/256
AT17LV512/010/002/040
Units
Commercial
Industrial
Commercial
Industrial
MinMax
T
OE
OE to Data Delay
50
55
50
55
ns
TCE
CE to Data Delay
60
55
60
ns
T
CAC
CLK to Data Delay
75
80
55
60
ns
T
OH
Data Hold from CE, OE, or CLK
0000
ns
CE or OE to Data Float Delay
55
50
ns
T
LC
CLK Low Time
25
ns
T
HC
CLK High Time
25
ns
T
SCE
CE Setup Time to CLK
(to guarantee proper counting)
35
60
30
35
ns
T
HCE
CE Hold Time from CLK
(to guarantee proper counting)
0000
ns
T
HOE
OE High Time (guarantees counter is reset)
25
ns
F
MAX
Maximum Clock Frequency
10
15
10
MHz
AC Characteristics when Cascading
VCC = 3.3V ± 10%
Symbol
Description
AT17LV65/128/256
AT17LV512/010/002/040
Units
Commercial
Industrial
Commercial
Industrial
Min
Max
Min
Max
Min
Max
Min
Max
T
CDF
(2)
CLK to Data Float Delay
60
50
ns
TOCK
CLK to CEO Delay
55
60
50
55
ns
T
OCE
CE to CEO Delay
55
60
35
40
ns
T
OOE
RESET/OE to CEO Delay
40
45
35
ns
FMAX
Maximum Clock Frequency
8
12.5
10
MHz
相關(guān)PDF資料
PDF描述
AT17LV128-10TQC FPGA Configuration EEPROM Memory
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參數(shù)描述
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AT17LV128-10SI 功能描述:FPGA-配置存儲(chǔ)器 1M-BIT CONFIG EEPROM 128K 3.3V - 10MHZ RoHS:否 制造商:Altera Corporation 存儲(chǔ)類型:Flash 存儲(chǔ)容量:1.6 Mbit 工作頻率:10 MHz 電源電壓-最大:5.25 V 電源電壓-最小:3 V 電源電流:50 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PLCC-20
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