參數(shù)資料
型號： AT17F080-30CC
廠商： ATMEL CORP
元件分類： DRAM
英文描述： FPGA CONFIGURATION FLASH MEMORY
中文描述： 8M X 1 CONFIGURATION MEMORY, DSO8
封裝： 6 X 6 MM, 1.04 MM HEIGHT, 1.27 MM PITCH, LAP-8
文件頁數(shù)： 5/19頁
文件大?。?/td> 307K
代理商： AT17F080-30CC
5
3039I–CNFG–2/05
AT17F040/080
5.
Pin Description
5.1
DATA
(1)
Three-state DATA output for configuration. Open-collector bi-directional pin for programming.
5.2
CLK
(1)
Clock input. Used to increment the internal address and bit counter for reading and
programming.
5.3
PAGE_EN
(2)
Input used to enable page download mode. When PAGE_EN is high the configuration download
address space is partitioned into 4 equal pages. This gives users the ability to easily store and
retrieve multiple configuration bitstreams from a single configuration device. This input works in
conjunction with the PAGESEL inputs. PAGE_EN must be remain low if paging is not desired.
When SER_EN is Low (ISP mode) this pin has no effect.
Notes:
1. This pin has an internal 20 K
pull-up resistor.
2. This pin has an internal 30 K
pull-down resistor.
Table 5-1.
Pin Description
Name
I/O
AT17F040
AT17F080
8
LAP
20
PLCC
20 PLCC
(Virtex)
8
LAP
20
PLCC
44
PLCC
44
TQFP
DATA
I/O
1
2
1
1
2
2
40
CLK
I
2
4
3
2
4
5
43
PAGE_EN
I
–
16
–
–
16
1
39
PAGESEL0
I
–
11
–
–
11
20
14
PAGESEL1
I
–
7
–
–
7
25
19
RESET/
OE
I
3
6
8
3
6
19
13
CE
I
4
8
10
4
8
21
15
GND
–
5
10
11
5
10
24
18
CEO
O
6
14
13
6
14
27
21
A2
I
READY
O
–
15
15
–
15
29
23
SER_EN
I
7
17
18
7
17
41
35
V
CC
–
8
20
20
8
20
44
38
相關PDF資料
PDF描述
AT17F040-30VJC FPGA CONFIGURATION FLASH MEMORY
AT17F040-30VJI FPGA CONFIGURATION FLASH MEMORY
AT17F080-30CI RESISTOR, 0603, 68.1, 1%
AT17F080-30CU FPGA CONFIGURATION FLASH MEMORY
AT17F080-30JC FPGA CONFIGURATION FLASH MEMORY
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參數(shù)描述
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