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參數(shù)資料
| 型號： | AS7C513B-10JI |
| 廠商： | ALLIANCE SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | High Speed CMOS Logic 3-to-8 Line Decoder Demultiplexer Inverting and Non-Inverting 16-SOIC -55 to 125 |
| 中文描述： | 32K X 16 STANDARD SRAM, 10 ns, PDSO44 |
| 封裝： | 0.400 INCH, PLASTIC, SOJ-44 |
| 文件頁數(shù)： | 5/9頁 |
| 文件大?。?/td> | 213K |
| 代理商： | AS7C513B-10JI |
AS7C513B
3/26/04, v.1.3
Alliance Semiconductor
P. 5 of 9
Write cycle (over the operating range)
11
Write waveform 1(WE controlled)
11
Parameter
Symbol
-10
-12
-15
-20
Unit
Notes
Min
Max
Min
Max
Min
Max
Min
Max
Write cycle time
t
WC
t
CW
t
AW
t
AS
t
WP
t
WR
t
AH
t
DW
t
DH
10
–
12
–
15
–
20
–
ns
Chip enable (CE) to write end
8
–
9
–
10
–
12
–
ns
Address setup to write end
8
–
9
–
10
–
12
–
ns
Address setup time
0
–
0
–
0
–
0
–
ns
Write pulse width
7
–
8
–
9
–
12
–
ns
Write recovery time
0
–
0
–
0
–
0
–
ns
Address hold from end of write
0
–
0
–
0
–
0
–
ns
Data valid to write end
5
–
6
–
8
–
10
–
ns
Data hold time
0
–
0
–
0
–
0
–
ns
5
Write enable to output in high
Z
t
WZ
–
5
–
6
–
7
–
8
ns
4 , 5
Output active from write end
t
OW
t
BW
1
–
1
–
1
–
2
–
ns
4 , 5
Byte select low to end of write
7
–
8
–
9
–
9
–
ns
Address
LB, UB
WE
Data IN
Data OUT
t
WC
t
BW
t
AW
t
AS
t
WP
t
DW
t
DH
t
OW
t
WZ
Data undefined
High-Z
Data valid
t
WR
相關PDF資料 |
PDF描述 |
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