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參數資料
| 型號： | AS7C4096A-15JCN |
| 廠商： | ALLIANCE SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | High Speed CMOS Logic Quad Buffers with 3-State Outputs 14-SOIC -55 to 125 |
| 中文描述： | 512K X 8 STANDARD SRAM, 15 ns, PDSO36 |
| 封裝： | 0.400 INCH, LEAD FREE, SOJ-36 |
| 文件頁數： | 4/10頁 |
| 文件大小： | 324K |
| 代理商： | AS7C4096A-15JCN |
AS7C4096A
5/27/05, v. 1.1
Alliance Semiconductor
P. 4 of 10
Read cycle (over the operating range)
2,8
Key to switching waveforms
Read waveform 1 (address controlled)
2,5,6,8
Read waveform 2 (CE, OE controlled)
2,5,7,8
Parameter
Symbol
t
RC
t
AA
t
ACE
t
OE
t
OH
t
CLZ
t
CHZ
t
OLZ
t
OHZ
t
PU
t
PD
–10
–12
–15
–20
Unit
ns
Notes
Min
10
Max
–
Min
12
Max
–
Min
15
Max
–
Min
20
Max
–
Read cycle time
Address access time
–
10
–
12
–
15
–
20
ns
2
Chip enable (CE) access time
–
10
–
12
–
15
–
20
ns
2
Output enable (OE) access time
–
5
–
6
–
6
–
6
ns
Output hold from address change
3
–
3
–
3
–
3
–
ns
4
CE Low to output in low Z
3
–
3
–
3
–
3
–
ns
3,4
CE High to output in high Z
–
5
–
6
–
7
–
9
ns
3,4
OE Low to output in low Z
0
–
0
–
0
–
0
–
ns
3,4
OE High to output in high Z
–
5
–
6
–
7
–
9
ns
3,4
Power up time
0
–
0
–
0
–
0
–
ns
3,4
Power down time
–
10
–
12
–
15
–
20
ns
3,4
Undefined/don’t care
Falling input
Rising input
Address
D
OUT
Data valid
t
OH
t
AA
t
RC
current
Supply
OE
D
OUT
t
OE
t
OLZ
t
ACE
t
CHZ
t
CLZ
t
PU
t
PD
I
CC
I
SB
50%
50%
t
OHZ
Data valid
t
RC1
CE
相關PDF資料 |
PDF描述 |
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