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參數(shù)資料
| 型號： | AS7C34098-20JCN |
| 廠商： | ALLIANCE SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | 5V/3.3V 256K x 16 CMOS SRAM |
| 中文描述： | 256K X 16 STANDARD SRAM, 20 ns, PDSO44 |
| 封裝： | 0.400 INCH, LEAD FREE, SOJ-44 |
| 文件頁數(shù)： | 4/10頁 |
| 文件大?。?/td> | 235K |
| 代理商： | AS7C34098-20JCN |
AS7C4098
AS7C34098
1/13/05;
v.1.9
Alliance Semiconductor
P. 4 of 10
Key to switching waveforms
Read waveform 1 (address controlled)
6,7,9
Read cycle (over the operating range)
3,9
Parameter
Symbol
t
RC
t
AA
t
ACE
t
OE
t
OH
t
CLZ
t
CHZ
t
OLZ
t
OHZ
t
BA
t
BLZ
t
BHZ
t
PU
t
PD
–10
–12
–15
–20
Unit Notes
ns
Min
10
Max
–
Min
12
Max
–
Min
15
Max
–
Min
20
Max
–
Read cycle time
Address access time
–
10
–
12
–
15
–
20
ns
Chip enable (CE) access time
Output enable (OE) access time
–
–
10
5
–
–
12
6
–
–
15
7
–
–
20
8
ns
ns
Output hold from address change
3
–
3
–
3
–
3
–
ns
5
CE Low to output in low Z
CE High to output in higfch Z
0
–
–
5
3
–
–
6
0
–
–
7
0
–
–
9
ns
ns
4, 5
4, 5
OE Low to output in low Z
0
–
0
–
0
–
0
–
ns
4, 5
OE High to output in high Z
LB, UB access time
–
–
5
5
–
–
6
6
–
–
7
7
–
–
9
8
ns
ns
4, 5
LB, UB Low to output in low Z
0
–
0
–
0
–
0
–
ns
LB, UB High to output in high Z
Power up time
–
0
5
–
–
0
6
–
–
0
7
–
–
0
9
–
ns
ns
5
Power down time
–
10
–
12
–
15
–
20
ns
5
Undefined/don’t care
Falling input
Rising input
t
OH
t
AA
t
RC
t
OH
Data
OUT
Address
Data valid
Previous data valid
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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