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參數(shù)資料
| 型號(hào)： | AS7C31026B-12TI |
| 廠商： | ALLIANCE SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | 8-Bit Parallel-Load Shift Registers 16-TSSOP -40 to 85 |
| 中文描述： | 64K X 16 STANDARD SRAM, 12 ns, PDSO44 |
| 封裝： | 10.20 X 18.40 MM, TSOP2-44 |
| 文件頁(yè)數(shù)： | 4/10頁(yè) |
| 文件大?。?/td> | 122K |
| 代理商： | AS7C31026B-12TI |
AS7C31026B
3/26/04, v 1.3
Alliance Semiconductor
P. 4 of 10
Key to switching waveforms
Read waveform 1 (address controlled)
3,6,7,9
Read cycle (over the operating range)
3,9
Parameter
Symbol
t
RC
t
AA
t
ACE
t
OE
t
OH
t
CLZ
t
CHZ
t
OLZ
t
BA
t
BLZ
t
BHZ
t
OHZ
t
PU
t
PD
-10
-12
-15
-20
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Notes
Min
10
–
–
–
3
3
–
0
–
0
–
–
0
–
Max
–
10
10
5
–
–
3
–
5
–
5
5
–
10
Min
12
–
–
–
3
3
–
0
–
0
–
–
0
–
Max
–
12
12
6
–
–
3
–
6
–
6
6
–
12
Min
15
–
–
–
3
3
–
0
–
0
–
–
0
–
Max
–
15
15
7
–
–
4
–
7
–
6
7
–
15
Min
20
–
–
–
3
3
–
0
–
0
–
–
0
Max
–
20
20
8
–
–
5
–
8
–
8
8
–
20
Read cycle time
Address access time
Chip enable (CE) access time
Output enable (OE) access time
Output hold from address change
CE low to output in low Z
CE high to output in high Z
OE low to output in low Z
Byte select access time
Byte select Low to low Z
Byte select High to high Z
OE high to output in high Z
Power up time
Power down time
3
3
5
4, 5
4, 5
4, 5
4, 5
4, 5
4, 5
4, 5
4, 5
Undefined output/don’t care
Falling input
Rising input
t
OH
t
AA
t
RC
t
OH
Data
OUT
Address
Data valid
Previous data valid
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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