- 您現(xiàn)在的位置：買賣IC網 > PDF目錄4365 > APA750-FGG676 (Microsemi SoC)IC FPGA PROASIC+ 750K 676-FBGA PDF資料下載
參數資料
| 型號： | APA750-FGG676 |
| 廠商： | Microsemi SoC |
| 文件頁數： | 152/178頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA PROASIC+ 750K 676-FBGA |
| 標準包裝： | 40 |
| 系列： | ProASICPLUS |
| RAM 位總計： | 147456 |
| 輸入/輸出數： | 454 |
| 門數： | 750000 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 676-BGA |
| 供應商設備封裝： | 676-FBGA（27x27） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁當前第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁
ProASICPLUS Flash Family FPGAs
v5.9
2-65
Asynchronous FIFO Full and Empty Transitions
The asynchronous FIFO accepts writes and reads while
not full or not empty. When the FIFO is full, all writes are
inhibited. Conversely, when the FIFO is empty, all reads
are inhibited. A problem is created if the FIFO is written
to during the transition from full to not full, or read
during the transition from empty to not empty. The
exact time at which the write or read operation changes
from inhibited to accepted after the read (write) signal
which causes the transition from full or empty to not full
or not empty is indeterminate. For slow cycles, this
indeterminate period starts 1 ns after the RB (WB)
transition, which deactivates full or not empty and ends
3 ns after the RB (WB) transition. For fast cycles, the
indeterminate period ends 3 ns (7.5 ns – RDL (WRL)) after
the RB (WB) transition, whichever is later (Table 2-1 on
page 2-4).
The timing diagram for write is shown in Figure 2-35 on
page 2-62. The timing diagram for read is shown in
Figure 2-36 on page 2-63. For basic SRAM configurations,
see Table 2-14 on page 2-22. When reset is asserted, the
empty flag will be asserted, the counters will reset, the
outputs go to zero, but the internal RAM is not erased.
Enclosed Timing Diagrams – FIFO Mode:
The following timing diagrams apply only to single cell;
they are not applicable to cascaded cells. For more
information, refer to the ProASICPLUS RAM/FIFO Blocks
application note.
Table 2-62 Memory Block FIFO Interface Signals
FIFO Signal
Bits
In/Out
Description
WCLKS
1
In
Write clock used for synchronization on write side
RCLKS
1
In
Read clock used for synchronization on read side
LEVEL [0:7]*
8
In
Direct configuration implements static flag logic
RBLKB
1
In
Read block select (active Low)
RDB
1
In
Read pulse (active Low)
RESET
1
In
Reset for FIFO pointers (active Low)
WBLKB
1
In
Write block select (active Low)
DI[0:8]
9
In
Input data bits [0:8], [8] will be generated if PARGEN is true
WRB
1
In
Write pulse (active Low)
FULL, EMPTY
2
Out
FIFO flags. FULL prevents write and EMPTY prevents read
EQTH, GEQTH*
2
Out
EQTH is true when the FIFO holds the number of words specified by the LEVEL signal.
GEQTH is true when the FIFO holds (LEVEL) words or more
DO[0:8]
9
Out
Output data bits [0:8]
RPE
1
Out
Read parity error (active High)
WPE
1
Out
Write parity error (active High)
LGDEP [0:2]
3
In
Configures DEPTH of the FIFO to 2 (LGDEP+1)
PARODD
1
In
Selects Odd parity generation/detect when high, Even when low
Note: *LEVEL is always eight bits (0000.0000, 0000.0001). That means for values of DEPTH greater than 256, not all values will be
possible, e.g. for DEPTH = 512, the LEVEL can only have the values 2, 4, . . ., 512. The LEVEL signal circuit will generate signals that
indicate whether the FIFO is exactly filled to the value of LEVEL (EQTH) or filled equal or higher (GEQTH) than the specified LEVEL.
Since counting starts at 0, EQTH will become true when the FIFO holds (LEVEL+1) words for 512-bit FIFOs.
相關PDF資料 |
PDF描述 |
|---|---|
| APA750-FG676 | IC FPGA PROASIC+ 750K 676-FBGA |
| EP4CE115F29I8L | IC CYCLONE IV FPGA 115K 780-FBGA |
| A1240A-1PL84I | IC FPGA 4K GATES 84-PLCC IND |
| ASC49DRTN-S734 | CONN EDGECARD 98POS DIP .100 SLD |
| A1460A-PQG160C | IC FPGA 6K GATES 160-PQFP |
相關代理商/技術參數 |
參數描述 |
|---|---|
| APA750-FGG676I | 功能描述:IC FPGA PROASIC+ 750K 676-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASICPLUS 標準包裝:1 系列:ProASICPLUS LAB/CLB數:- 邏輯元件/單元數:- RAM 位總計:129024 輸入/輸出數:248 門數:600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75） |
| APA750-FGG896 | 功能描述:IC FPGA PROASIC+ 750K 896-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASICPLUS 標準包裝:1 系列:ProASICPLUS LAB/CLB數:- 邏輯元件/單元數:- RAM 位總計:129024 輸入/輸出數:248 門數:600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75） |
| APA750-FGG896A | 功能描述:IC FPGA PROASIC+ 750K 896-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASICPLUS 標準包裝:1 系列:ProASICPLUS LAB/CLB數:- 邏輯元件/單元數:- RAM 位總計:129024 輸入/輸出數:248 門數:600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75） |
| APA750-FGG896I | 功能描述:IC FPGA PROASIC+ 750K 896-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASICPLUS 標準包裝:1 系列:ProASICPLUS LAB/CLB數:- 邏輯元件/單元數:- RAM 位總計:129024 輸入/輸出數:248 門數:600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75） |
| APA750-FGGB | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
發(fā)布緊急采購，3分鐘左右您將得到回復。