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參數(shù)資料
| 型號(hào)： | APA600-FG484 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 106/178頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA PROASIC+ 600K 484-FBGA |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 系列： | ProASICPLUS |
| RAM 位總計(jì)： | 129024 |
| 輸入/輸出數(shù)： | 370 |
| 門數(shù)： | 600000 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 484-BGA |
| 供應(yīng)商設(shè)備封裝： | 484-FPBGA（23x23） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁當(dāng)前第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁
ProASICPLUS Flash Family FPGAs
v5.9
2-23
Note: Each RAM block contains a multiplexer (called DMUX) for each output signal, increasing design efficiency. These DMUX cells do not
consume any core logic tiles and connect directly to high-speed routing resources between the RAM blocks. They are used when
RAM blocks are cascaded and are automatically inserted by the software tools.
Figure 2-19 Basic FIFO Block Diagrams
Table 2-15 Memory Block FIFO Interface Signals
FIFO Signal
Bits
In/Out
Description
WCLKS
1
In
Write clock used for synchronization on write side
RCLKS
1
In
Read clock used for synchronization on read side
LEVEL <0:7>
8
In
Direct configuration implements static flag logic
RBLKB
1
In
Read block select (active Low)
RDB
1
In
Read pulse (active Low)
RESET
1
In
Reset for FIFO pointers (active Low)
WBLKB
1
In
Write block select (active Low)
DI<0:8>
9
In
Input data bits <0:8>, <8> will be generated parity if PARGEN is true
WRB
1
In
Write pulse (active Low)
FULL, EMPTY
2
Out
FIFO flags. FULL prevents write and EMPTY prevents read
EQTH, GEQTH
2
Out
EQTH is true when the FIFO holds the number of words specified by the LEVEL signal.
GEQTH is true when the FIFO holds (LEVEL) words or more
DO<0:8>
9
Out
Output data bits <0:8>. <8> will be parity output if PARGEN is true.
RPE
1
Out
Read parity error (active High)
WPE
1
Out
Write parity error (active High)
LGDEP <0:2>
3
In
Configures DEPTH of the FIFO to 2 (LGDEP+1)
PARODD
1
In
Parity generation/detect – Even when Low, odd when High
FIFO
(256x9)
LEVEL<0:7>
DO <0:8>
DI<0:8>
WRB
RDB
WBLKB
RBLKB
RPE
PARODD
WPE
LGDEP<0:2>
FULL
EMPTY
EQTH
GEQTH
WCLKS
RCLKS
RESET
RPE
WPE
FULL
EMPTY
EQTH
GEQTH
DO <0:8>
RPE
WPE
FULL
EMPTY
EQTH
GEQTH
DI <0:8>
DO <0:8>
LEVEL <0:7>
WRB
RDB
WBLKB
RBLKB
RPE
PARODD
WPE
LGDEP<0:2>
DI <0:8>
LEVEL <0:7>
WRB
RDB
WBLKB
RBLKB
PARODD
LGDEP<0:2>
FULL
EMPTY
EQTH
GEQTH
RCLKS
RESET
LEVEL<0:7>
DI<0:8>
WRB
RDB
WBLKB
RBLKB
PARODD
LGDEP<0:2>
WCLKS
DO <0:8>
FIFO
(256x9)
FIFO
(256x9)
FIFO
(256x9)
Sync Write
and
Sync Read
Ports
Sync Write
and
Async Read
Ports
Async Write
and
Sync Read
Ports
Async Write
and
Async Read
Ports
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