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參數(shù)資料
| 型號： | APA450-FGG484 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 84/178頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA PROASIC+ 450K 484-FBGA |
| 標準包裝： | 40 |
| 系列： | ProASICPLUS |
| RAM 位總計： | 110592 |
| 輸入/輸出數(shù)： | 344 |
| 門數(shù)： | 450000 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 484-BGA |
| 供應商設備封裝： | 484-FPBGA（23x23） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁當前第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁
ProASICPLUS Flash Family FPGAs
4- 6
v5.9
v2.0
(continued)
The following pins have been changed in the "1152-Pin FBGA" table:
Pin Number
Function
Pin Number
Function
U4
I/O (GLMX1)
U29
NPECL2
U6
NPECL1
U31
I/O (GLMX2)
U7
GL1
V28
PPECL2 (I/P)
V5
GL2
V29
GL4
V6
PPECL1 (I/P)
V30
GL3
Advance v0.7
The "ProASICPLUS Architecture" section was updated.
The "Array Coordinates" section and Table 2-2 Array Coordinates are new.
The "Power-Up Sequencing" section is new.
"I/O Features" section was updated.
The "Timing Control and Characteristics" section was updated. "Physical Implementation"
Options" section are new.
Minimization" section are new.
for Clock Deskewing are new.
The "PLL Electrical Specifications" section is new.
The "Design Environment" section was updated.
Figure 2-23 Tristate Buffer Delays was updated.
The "Calculating Typical Power Dissipation" section was updated.
The "DC Electrical Specifications (VDDP = 2.5 V ±0.2V)" section was updated.
The "DC Specifications (3.3 V PCI Operation)1" section was updated.
The "Tristate Buffer Delays" section (the figure and table) have been updated.
The "Output Buffer Delays" section (the figure and table) have been updated.
The "Input Buffer Delays" section was updated.
The "Global Input Buffer Delays" section was updated.
The "Predicted Global Routing Delay" section was updated.
The "Global Routing Skew" section was updated.
The "Sample Macrocell Library Listing" section was updated.
The "Pin Description" section was updated. GLMX is new.
The "Recommended Design Practice for VPN/VPP" section was updated.
Pin AK31 of FG1152 for the APA1000 changed to VPP.
Advance v0.6
The "Features and Benefits" section were updated.
The "ProASICPLUS Product Profile" section was updated.
The "Ordering Information" section was updated.
The "Plastic Device Resources" was updated.
ii
The "ProASICPLUS Architecture" section was updated.
Table 2-1 Clock Spines was updated.
The "Design Environment" section was updated.
The "Package Thermal Characteristics" section was updated.
Previous version
Changes in current version (v5.9)
Page
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