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參數(shù)資料
| 型號(hào)： | APA300-FGG144 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 89/178頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA PROASIC+ 300K 144-FBGA |
| 標(biāo)準(zhǔn)包裝： | 160 |
| 系列： | ProASICPLUS |
| RAM 位總計(jì)： | 73728 |
| 輸入/輸出數(shù)： | 100 |
| 門數(shù)： | 300000 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 144-LBGA |
| 供應(yīng)商設(shè)備封裝： | 144-FPBGA（13x13） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁當(dāng)前第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁
ProASICPLUS Flash Family FPGAs
2- 8
v5.9
Boundary Scan (JTAG)
ProASICPLUS devices are compatible with IEEE Standard
1149.1, which defines a set of hardware architecture and
mechanisms for cost-effective, board-level testing. The
basic ProASICPLUS boundary-scan logic circuit is composed
of the TAP (test access port), TAP controller, test data
registers, and instruction register (Figure 2-9). This circuit
supports all mandatory IEEE 1149.1 instructions (EXTEST,
SAMPLE/PRELOAD
and
BYPASS)
and
the
optional
IDCODE instruction (Table 2-6).
Each test section is accessed through the TAP, which has
five associated pins: TCK (test clock input), TDI and TDO
(test data input and output), TMS (test mode selector)
and TRST (test reset input). TMS, TDI and TRST are
equipped with pull-up resistors to ensure proper
operation when no input data is supplied to them. These
pins are dedicated for boundary-scan test usage. Actel
recommends that a nominal 20 k
Ω pull-up resistor is
added to TDO and TCK pins.
The TAP controller is a four-bit state machine (16 states)
that operates as shown in Figure 2-10 on page 2-9. The
1s and 0s represent the values that must be present at
TMS at a rising edge of TCK for the given state transition
to occur. IR and DR indicate that the instruction register
or the data register is operating in that state.
ProASICPLUS devices have to be programmed at least
once for complete boundary-scan functionality to be
available. Prior to being programmed, EXTEST is not
available. If boundary-scan functionality is required prior
to programming, refer to online technical support on the
Actel website and search for ProASICPLUS BSDL.
Figure 2-9 ProASICPLUS JTAG Boundary Scan Test Logic Circuit
Device
Logic
TDI
TCK
TMS
TRST
TDO
I/O
Bypass Register
Instruction
Register
TAP
Controller
Test Data
Registers
Table 2-6
Boundary-Scan Opcodes
Hex Opcode
EXTEST
00
SAMPLE/PRELOAD
01
IDCODE
0F
CLAMP
05
BYPASS
FF
Table 2-6
Boundary-Scan Opcodes
Hex Opcode
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