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參數(shù)資料
| 型號： | AGLP030V5-CSG289I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 53/134頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA IGLOO PLUS 30K 289-CSP |
| 標準包裝： | 152 |
| 系列： | IGLOO PLUS |
| 邏輯元件/單元數(shù)： | 792 |
| 輸入/輸出數(shù)： | 120 |
| 門數(shù)： | 30000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 289-TFBGA，CSBGA |
| 供應商設備封裝： | 289-CSP（14x14） |
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IGLOO PLUS Low Power Flash FPGAs
Revision 16
2-11
Table 2-16 Different Components Contributing to the Static Power Consumption in IGLOO PLUS Devices
For IGLOO PLUS V2 or V5 Devices, 1.5 V Core Supply Voltage
Parameter
Definition
Device-Specific Static Power (mW)
AGLP125
AGLP060
AGLP030
PDC1
Array static power in Active mode
PDC2
Array static power in Static (Idle) mode
PDC3
Array static power in Flash*Freeze mode
PDC4
Static PLL contribution
1.841
PDC5
Bank quiescent power (VCCI-dependent)
Notes:
1. This is the minimum contribution of the PLL when operating at lowest frequency.
2. For a different output load, drive strength, or slew rate, Microsemi recommends using the Microsemi power spreadsheet
calculator or the SmartPower tool in Libero SoC software.
Table 2-17 Different Components Contributing to Dynamic Power Consumption in IGLOO PLUS Devices
For IGLOO PLUS V2 Devices, 1.2 V Core Supply Voltage
Parameter
Definition
Device-Specific Dynamic Power
(W/MHz)
AGLP125 AGLP060 AGLP030
PAC1
Clock contribution of a Global Rib
2.874
1.727
0.0001
PAC2
Clock contribution of a Global Spine
1.264
1.244
2.241
PAC3
Clock contribution of a VersaTile row
0.963
0.975
0.981
PAC4
Clock contribution of a VersaTile used as a sequential module
0.098
0.096
PAC5
First contribution of a VersaTile used as a sequential module
0.018
PAC6
Second contribution of a VersaTile used as a sequential module
0.203
PAC7
Contribution of a VersaTile used as a combinatorial module
0.160
0.170
0.158
PAC8
Average contribution of a routing net
0.679
0.686
0.748
PAC9
Contribution of an I/O input pin (standard-dependent)
PAC10
Contribution of an I/O output pin (standard-dependent)
PAC11
Average contribution of a RAM block during a read operation
25.00
PAC12
Average contribution of a RAM block during a write operation
30.00
PAC13
Dynamic contribution for PLL
2.10
Note: 1. There is no Center Global Rib present in AGLP030, and thus it starts directly at the spine resulting in
0W/MHz.
相關PDF資料 |
PDF描述 |
|---|---|
| M1A3P400-PQG208 | IC FPGA 1KB FLASH 400K 208-PQFP |
| M1A3P400-PQ208 | IC FPGA 1KB FLASH 400K 208-PQFP |
| GBB95DHBS | CONN EDGECARD 190PS R/A .050 SLD |
| GBB95DHAT | CONN EDGECARD 190PS R/A .050 SLD |
| ABM43DTMN | CONN EDGECARD 86POS R/A .156 SLD |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AGLP030-V5CSG289PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO PLUS Low-Power Flash FPGAs with FlashFreeze Technology |
| AGLP030-V5FCS289 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO PLUS Low-Power Flash FPGAs with FlashFreeze Technology |
| AGLP030V5-FCS289 | 制造商:Microsemi Corporation 功能描述:FPGA IGLOO PLUS FAMILY 30K GATES 256 CELLS 130NM (CMOS) TECH - Trays |
| AGLP030-V5FCS289ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO PLUS Low-Power Flash FPGAs with FlashFreeze Technology |
| AGLP030-V5FCS289I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO PLUS Low-Power Flash FPGAs with FlashFreeze Technology |
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