2-42 Revision 16 Table 2-72 Parameter Definition and Measuring Nodes Parameter Name Parameter " />
參數(shù)資料
型號： AGLP030V5-CSG201I
廠商： Microsemi SoC
文件頁數(shù)： 87/134頁
文件大小： 0K
描述： IC FPGA IGLOO PLUS 30K 201-CSP
標準包裝： 384
系列： IGLOO PLUS
邏輯元件/單元數(shù)： 792
輸入/輸出數(shù)： 120
門數(shù)： 30000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 201-VFBGA，CSBGA
供應商設(shè)備封裝： 201-CSP（8x8）
IGLOO PLUS DC and Switching Characteristics
2-42
Revision 16
Table 2-72 Parameter Definition and Measuring Nodes
Parameter Name
Parameter Definition
Measuring Nodes
(from, to)*
tOCLKQ
Clock-to-Q of the Output Data Register
H, DOUT
tOSUD
Data Setup Time for the Output Data Register
F, H
tOHD
Data Hold Time for the Output Data Register
F, H
tOPRE2Q
Asynchronous Preset-to-Q of the Output Data Register
L, DOUT
tOREMPRE
Asynchronous Preset Removal Time for the Output Data Register
L, H
tORECPRE
Asynchronous Preset Recovery Time for the Output Data Register
L, H
tOECLKQ
Clock-to-Q of the Output Enable Register
H, EOUT
tOESUD
Data Setup Time for the Output Enable Register
J, H
tOEHD
Data Hold Time for the Output Enable Register
J, H
tOEPRE2Q
Asynchronous Preset-to-Q of the Output Enable Register
I, EOUT
tOEREMPRE
Asynchronous Preset Removal Time for the Output Enable Register
I, H
tOERECPRE
Asynchronous Preset Recovery Time for the Output Enable Register
I, H
tICLKQ
Clock-to-Q of the Input Data Register
A, E
tISUD
Data Setup Time for the Input Data Register
C, A
tIHD
Data Hold Time for the Input Data Register
C, A
tIPRE2Q
Asynchronous Preset-to-Q of the Input Data Register
D, E
tIREMPRE
Asynchronous Preset Removal Time for the Input Data Register
D, A
tIRECPRE
Asynchronous Preset Recovery Time for the Input Data Register
D, A
Note: *See Figure 2-12 on page 2-41 for more information.
相關(guān)PDF資料
PDF描述
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