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參數(shù)資料
| 型號： | AGLE600V2-FFGG484C |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 13824 CLBS, 600000 GATES, PBGA256 |
| 封裝： | 17 X 17 MM, 1.60 MM HEIGHT, 1 MM PITCH, ROHS COMPLIANT, FBGA-256 |
| 文件頁數(shù)： | 9/156頁 |
| 文件大小： | 5023K |
| 代理商： | AGLE600V2-FFGG484C |
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IGLOOe DC and Switching Characteristics
2- 92
Advance v0.3
Clock Conditioning Circuits
CCC Electrical Specifications
Timing Characteristics
Table 2-135 IGLOOe CCC/PLL Specification
For IGLOOe V2 or V5 Devices, 1.5 V DC Core Supply Voltage
Parameter
Min.
Typ.
Max.
Units
Clock Conditioning Circuitry Input Frequency fIN_CCC
1.5
250
MHz
Clock Conditioning Circuitry Output Frequency fOUT_CCC
0.75
250
MHz
Serial Clock (SCLK) for Dynamic PLL3
100
ps
Delay Increments in Programmable Delay Blocks1, 2
360
Number of Programmable Values in Each Programmable Delay
Block
32
ns
Input Cycle-to-Cycle Jitter (peak magnitude)
1
CCC Output Peak-to-Peak Period Jitter FCCC_OUT
Max Peak-to-Peak Period Jitter
1 Global
Network
Used
External
FB Used
3 Global
Networks
Used
0.75 MHz to 24 MHz
0.50%
0.75%
0.70%
24 MHz to 100 MHz
1.00%
1.50%
1.20%
100 MHz to 250 MHz
2.50%
3.75%
2.75%
Acquisition Time
LockControl = 0
300
s
LockControl = 1
6.0
ms
Tracking Jitter
LockControl = 0
2.5
ns
LockControl = 1
1.5
ns
Output Duty Cycle
48.5
51.5
%
Delay Range in Block: Programmable Delay 1 1, 2, 4
1.25
15.65
ns
Delay Range in Block: Programmable Delay 2 1, 2, 4
0.025
15.65
ns
Delay Range in Block: Fixed Delay 1, 2
3.5
ns
Notes:
1. This delay is a function of voltage and temperature. See Table 2-6 on page 2-6 and Table 2-7 on page 2-6
for deratings.
2. TJ = 25°C, VCC = 1.5 V
3. Maximum value obtained for a Std. speed grade device in Worst Case Commercial Conditions.For specific
junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.
4. For definitions of Type 1 and Type 2, refer to the PLL Block Diagram in the Clock Conditioning Circuits in
IGLOO and ProASIC3 Devices chapter of the handbook.
5. Tracking jitter is defined as the variation in clock edge position of PLL outputs with reference to the PLL
input clock edge. Tracking jitter does not measure the variation in PLL output period, which is covered by
the period jitter parameter.
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