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參數(shù)資料
| 型號： | AGL030V2-FQN48 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 768 CLBS, 30000 GATES, QCC48 |
| 封裝： | QFN-48 |
| 文件頁數(shù)： | 28/216頁 |
| 文件大?。?/td> | 6519K |
| 代理商： | AGL030V2-FQN48 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁當前第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁
IGLOO DC and Switching Characteristics
Ad vance v0.5
2- 109
1.2 V DC Core Voltage
Table 2-173 RAM4K9
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.14 V
Parameter
Description
Std.
Units
tAS
Address setup time
1.53
ns
tAH
Address hold time
0.29
ns
tENS
REN_B, WEN_B setup time
1.50
ns
tENH
REN_B, WEN_B hold time
0.29
ns
tBKS
BLK_B setup time
3.05
ns
tBKH
BLK_B hold time
0.29
ns
tDS
Input data (DI) setup time
1.33
ns
tDH
Input data (DI) hold time
0.66
ns
tCKQ1
Clock HIGH to new data valid on DO (output retained, WMODE = 0)
6.61
ns
Clock HIGH to new data valid on DO (flow-through, WMODE = 1)
5.72
ns
tCKQ2
Clock HIGH to new data valid on DO (pipelined)
3.38
ns
tWRO
Address collision clk-to-clk delay for reliable read access after write on same address
TBD
ns
tCCKH
Address collision clk-to-clk delay for reliable write access after write/read on same
address
TBD
ns
tRSTBQ
RESET_B LOW to data out LOW on DO (flow-through)
3.86
ns
RESET_B LOW to data out LOW on DO (pipelined)
3.86
ns
tREMRSTB
RESET_B removal
1.12
ns
tRECRSTB
RESET_B recovery
5.93
ns
tMPWRSTB
RESET_B minimum pulse width
1.18
ns
tCYC
Clock cycle time
10.90
ns
FMAX
Maximum frequency
92
MHz
Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
values.
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