2-142 Revision 4 Double Data Rate (DDR) Support Fusion Pro I/Os support 350 MHz DDR inputs and outputs. In DDR mode, new data " />
參數(shù)資料
型號： AFS600-FGG484
廠商： Microsemi SoC
文件頁數(shù)： 66/334頁
文件大小： 0K
描述： IC FPGA 4MB FLASH 600K 484FBGA
標(biāo)準(zhǔn)包裝： 60
系列： Fusion®
RAM 位總計： 110592
輸入/輸出數(shù)： 172
門數(shù)： 600000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-BGA
供應(yīng)商設(shè)備封裝： 484-FPBGA（23x23）
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Device Architecture
2-142
Revision 4
Double Data Rate (DDR) Support
Fusion Pro I/Os support 350 MHz DDR inputs and outputs. In DDR mode, new data is present on every
transition of the clock signal. Clock and data lines have identical bandwidths and signal integrity
requirements, making it very efficient for implementing very high-speed systems.
DDR interfaces can be implemented using HSTL, SSTL, LVDS, and LVPECL I/O standards. In addition,
high-speed DDR interfaces can be implemented using LVDS I/O.
Input Support for DDR
The basic structure to support a DDR input is shown in Figure 2-101. Three input registers are used to
capture incoming data, which is presented to the core on each rising edge of the I/O register clock.
Each I/O tile on Fusion devices supports DDR inputs.
Output Support for DDR
The basic DDR output structure is shown in Figure 2-102 on page 2-143. New data is presented to the
output every half clock cycle. Note: DDR macros and I/O registers do not require additional routing. The
combiner automatically recognizes the DDR macro and pushes its registers to the I/O register area at the
edge of the chip. The routing delay from the I/O registers to the I/O buffers is already taken into account
in the DDR macro.
Refer to the application note Using DDR for Fusion Devices for more information.
Figure 2-101 DDR Input Register Support in Fusion Devices
Input DDR
Data
CLK
CLKBUF
INBUF
Out_QF
(to core)
FF2
FF1
INBUF
CLR
DDR_IN
E
A
B
C
D
Out_QR
(to core)
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PDF描述
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AFS600-FGG484K 功能描述:IC FPGA 4MB FLASH 600K 484FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Fusion® 產(chǎn)品培訓(xùn)模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產(chǎn)品:Cyclone? IV FPGAs 標(biāo)準(zhǔn)包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計:6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FBGA（23x23）
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