Revision 4 2-141 I/O Registers Each I/O module contains several input, output, and enable registers. Refer to " />
參數(shù)資料
型號： AFS1500-1FGG484I
廠商： Microsemi SoC
文件頁數(shù)： 65/334頁
文件大?。?/td> 0K
描述： IC FPGA 8MB FLASH 1.5M 484-FBGA
標(biāo)準(zhǔn)包裝： 60
系列： Fusion®
RAM 位總計(jì)： 276480
輸入/輸出數(shù)： 223
門數(shù)： 1500000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 484-BGA
供應(yīng)商設(shè)備封裝： 484-FPBGA（23x23）
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Fusion Family of Mixed Signal FPGAs
Revision 4
2-141
I/O Registers
Each I/O module contains several input, output, and enable registers. Refer to Figure 2-100 for a
simplified representation of the I/O block.
The number of input registers is selected by a set of switches (not shown in Figure 2-100) between
registers to implement single or differential data transmission to and from the FPGA core. The Designer
software sets these switches for the user.
A common CLR/PRE signal is employed by all I/O registers when I/O register combining is used. Input
register 2 does not have a CLR/PRE pin, as this register is used for DDR implementation. The I/O
register combining must satisfy some rules.
Note: Fusion I/Os have registers to support DDR functionality (see the "Double Data Rate (DDR) Support" section on
page 2-142 for more information).
Figure 2-100 I/O Block Logical Representation
Input
Reg
E = Enable Pin
A
Y
PAD
1
2
3
4
5
6
OCE
ICE
Input
Reg
Input
Reg
CLR/PRE
Pull-Up/Down
Resistor Control
Signal Drive Strength
and Slew-Rate Control
Output
Reg
Output
Reg
To FPGA Core
From FPGA Core
Output
Enable
Reg
OCE
I/O / CLR or I/O / PRE / OCE
I/O / Q0
I/O / Q1
I/O / ICLK
I/O / D0
I/O / D1 / ICE
I/O / OCLK
I/O / OE
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PDF描述
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AFS1500-1FGG676I 功能描述:IC FPGA 8MB FLASH 1.5M 676-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Fusion® 標(biāo)準(zhǔn)包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應(yīng)商設(shè)備封裝:352-CQFP（75x75）
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