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參數(shù)資料
| 型號(hào)： | ADV202BBCZ-115 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類(lèi)： | 消費(fèi)家電 |
| 英文描述： | Circular Connector; No. of Contacts:22; Series:LJTP02R; Body Material:Aluminum; Connecting Termination:Crimp; Connector Shell Size:13; Circular Contact Gender:Socket; Circular Shell Style:Box Mount Receptacle |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA121 |
| 封裝： | 12 X 12 MM, LEAD FREE, MO-192-ABD-1, CSPBGA-121 |
| 文件頁(yè)數(shù)： | 15/40頁(yè) |
| 文件大?。?/td> | 841K |
| 代理商： | ADV202BBCZ-115 |
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ADV202
STREAMING MODE (JDATA)—FIFO READ/WRITE
Table 10.
Parameter
Description
JDATA
TD
MCLK to JDATA Valid
VALID
TD
MCLK to VALID Assert/ Deassert
HOLD
SU
HOLD Setup to Rising MCLK
HOLD
HD
HOLD Hold from Rising MCLK
JDATA
SU
JDATA Setup to Rising MCLK
JDATA
HD
JDATA Hold from Rising MCLK
Rev. 0 | Page 15 of 40
Min
1.5
1.5
3
3
3
3
Typ
Max
2.5 × JCLK + 7.0 ns
2.5 × JCLK + .7.0 ns
Unit
JCLK cycles
1
JCLK cycles
ns
ns
ns
ns
1
For a definition of JCLK, see the
PLL
0
MCLK
JDATA
VALID
HOLD
HOLD
HD
HOLD
SU
VALID
TD
JDATA
SU
JDATA
TD
JDATA
HD
Figure 19. Streaming Mode Timing—Encode Mode JDATA Output
0
MCLK
JDATA
VALID
HOLD
HOLD
HD
HOLD
SU
VALID
TD
JDATA
SU
JDATA
HD
Figure 20. Streaming Mode Timing—Decode Mode JDATA Input
VDATA MODE TIMING
Table 11.
Parameter
VDATA
TD
VDATA
SU
VDATA
HD
HSYNC
SU
HSYNC
HD
HSYNC
TD
VSYNC
SU
VSYNC
HD
VSYNC
TD
FIELD
SU
Description
VCLK to VDATA Valid Delay (VDATA Output)
VDATA Setup to Rising VCLK (VDATA Input)
VDATA Hold from Rising VCLK (VDATA Input)
HSYNC Setup to Rising VCLK
HSYNC Hold from Rising VCLK
VCLK to HSYNC Valid Delay
VSYNC Setup to Rising VCLK
VSYNC Hold from Rising VCLK
VCLK to VSYNC Valid Delay
FIELD Setup to Rising VCLK
Min
4
4
3
4
3
4
4
Typ
Max
12
12
12
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| ADV202BBCZ-157 | 制造商:Analog Devices 功能描述: |
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