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參數資料
| 型號： | ADUC845BSZ62-5-RL |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 58/108頁 |
| 文件大小： | 0K |
| 描述： | IC FLASH MCU W/24BIT ADC 52MQFP |
| 標準包裝： | 800 |
| 系列： | MicroConverter® ADuC8xx |
| 核心處理器： | 8052 |
| 芯體尺寸： | 8-位 |
| 速度： | 12.58MHz |
| 連通性： | I²C，SPI，UART/USART |
| 外圍設備： | POR，PSM，PWM，溫度傳感器，WDT |
| 輸入/輸出數： | 34 |
| 程序存儲器容量： | 62KB（62K x 8） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大?。?/td> | 4K x 8 |
| RAM 容量： | 2.25K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4.75 V ~ 5.25 V |
| 數據轉換器： | A/D 10x24b; D/A 1x12b，2x16b |
| 振蕩器型： | 內部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 52-QFP |
| 包裝： | 帶卷 (TR) |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁當前第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁
Data Sheet
ADuC845/ADuC847/ADuC848
Rev. C | Page 53 of 108
DAC CIRCUIT INFORMATION
The ADuC845/ADuC847/ADuC848 incorporate a 12-bit,
voltage output DAC on-chip. It has a rail-to-rail voltage output
buffer capable of driving 10 k/100 pF, and has two selectable
ranges, 0 V to VREF and 0 V to AVDD. It can operate in 12-bit or
8-bit mode. The DAC has a control register, DACCON, and two
data registers, DACH/L. The DAC output can be programmed
to appear at Pin 14 (DAC) or Pin 13 (AINCOM).
In 12-bit mode, the DAC voltage output is updated as soon as
the DACL data SFR is written; therefore, the DAC data registers
should be updated as DACH first, followed by DACL. The 12-
bit DAC data should be written into DACH/L right-justified
such that DACL contains the lower 8 bits, and the lower nibble
of DACH contains the upper 4 bits.
DACCON Control Register
SFR Address:
FDH
Power-On Default:
00H
Bit Addressable:
No
Table 33. DACCON—DAC Configuration Commands
Bit No.
Name
Description
7
–––
Not Implemented. Write Don’t Care.
6
–––
Not Implemented. Write Don’t Care.
5
–––
Not Implemented. Write Don’t Care.
4
DACPIN
DAC Output Pin Select.
Set to 1 by the user to direct the DAC output to Pin 13 (AINCOM).
Cleared to 0 by the user to direct the DAC output to Pin 14 (DAC).
3
DAC8
DAC 8-Bit Mode Bit.
Set to 1 by the user to enable 8-bit DAC operation. In this mode, the 8 bits in DACL SFR are routed to the 8 MSBs
of the DAC, and the 4 LSBs of the DAC are set to 0.
Cleared to 0 by the user to enable 12-bit DAC operation. In this mode, the 8 LSBs of the result are routed to
DACL, and the upper 4 MSB bits are routed to the lower 4 bits of DACH.
2
DACRN
DAC Output Range Bit.
Set to 1 by the user to configure the DAC range of 0 V to AVDD.
Cleared to 0 by the user to configure the DAC range of 0 V to 2.5 V (VREF).
1
DACCLR
DAC Clear Bit.
Set to 1 by the user to enable normal DAC operation.
Cleared to 0 by the user to reset the DAC data registers DACL/H to 0.
0
DACEN
DAC Enable Bit.
Set to 1 by the user to enable normal DAC operation.
Cleared to 0 by the user to power down the DAC.
DACH/DACL Data Registers
These DAC data registers are written to by the user to update
the DAC output.
SFR Address:
DACL (DAC data low byte)—FBH
DACH (DAC data high byte)—FCH
Power-On Default:
00H (both registers)
Bit Addressable:
No (both registers)
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