參數(shù)資料
型號: ADSP-BF542KBCZ-6A
廠商: Analog Devices Inc
文件頁數(shù): 62/100頁
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描述: IC DSP 16BIT 600MHZ 400CSBGA
標準包裝: 1
系列: Blackfin®
類型: 定點
接口: CAN,SPI,SSP,TWI,UART,USB
時鐘速率: 600MHz
非易失內存: 外部
芯片上RAM: 132kB
電壓 - 輸入/輸出: 2.50V,3.30V
電壓 - 核心: 1.25V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 400-LFBGA,CSPBGA
供應商設備封裝: 400-CSPBGA(17x17)
包裝: 托盤
配用: ADZS-BF548-EZLITE-ND - KIT EZLITE ADZS-BF548
Rev. C
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February 2010
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Serial Peripheral Interface (SPI) Port—Master Timing
Table 45 and Figure 38 describe SPI port master operations.
Table 45. Serial Peripheral Interface (SPI) Port—Master Timing
Parameter
Min
Max
Unit
Timing Requirements
tSSPIDM
Data Input Valid to SPIxSCK Edge (Data Input Setup)
9.0
ns
tHSPIDM
SPIxSCK Sampling Edge to Data Input Invalid
–1.5
ns
Switching Characteristics
tSDSCIM
SPIxSELy Low to First SPIxSCK Edge
2tSCLK–1.5
ns
tSPICHM
SPIxSCK High Period
2tSCLK–1.5
ns
tSPICLM
SPIxSCK Low Period
2tSCLK–1.5
ns
tSPICLK
SPIxSCK Period
4tSCLK–1.5
ns
tHDSM
Last SPIxSCK Edge to SPIxSELy High
2tSCLK–1.5
ns
tSPITDM
Sequential Transfer Delay
2tSCLK–1.5
ns
tDDSPIDM
SPIxSCK Edge to Data Out Valid (Data Out Delay)
6
ns
tHDSPIDM
SPIxSCK Edge to Data Out Invalid (Data Out Hold)
–1.0
ns
Figure 38. Serial Peripheral Interface (SPI) Port—Master Timing
tSDSCIM
tSPICLK
tHDSM
tSPITDM
tSPICLM
tSPICHM
tHDSPIDM
tHSPIDM
tSSPIDM
SPIxSELy
(OUTPUT)
SPIxSCK
(OUTPUT)
SPIxMOSI
(OUTPUT)
SPIxMISO
(INPUT)
SPIxMOSI
(OUTPUT)
SPIxMISO
(INPUT)
CPHA = 1
CPHA = 0
tDDSPIDM
tHSPIDM
tSSPIDM
tHDSPIDM
tDDSPIDM
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