參數(shù)資料
型號(hào)： ADSP-BF535PBB-200
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號(hào)處理
英文描述： Blackfin Embedded Processor
中文描述： 32-BIT, 40 MHz, OTHER DSP, PBGA260
封裝： PLASTIC, MS-034AAG-1, BGA-260
文件頁(yè)數(shù)： 23/44頁(yè)
文件大?。?/td> 1388K
代理商： ADSP-BF535PBB-200
–23–
REV. A
ADSP-BF535
TIMING SPECIFICATIONS
Table 9
and
Table 10
describe the timing requirements for the
ADSP-BF535 Blackfin processor clocks. Take care in selecting
MSEL and SSEL ratios so as not to exceed the maximum core
clock, system clock and Voltage Controlled Oscillator (VCO)
operating frequencies, as described in Absolute Maximum
Ratings
on Page 22
.
Table 10
describes phase-locked loop
operating conditions.
Table 9. Core Clock Requirements
Parameter
Min
Max
Unit
t
CCLK1.6
t
CCLK1.5
t
CCLK1.4
t
CCLK1.3
t
CCLK1.2
t
CCLK1.1
t
CCLK1.0
Core Cycle Period (V
DDINT
=1.6 V–50 mV)
Core Cycle Period (V
DDINT
=1.5 V–5%)
Core Cycle Period (V
DDINT
=1.4 V–5%)
Core Cycle Period (V
DDINT
=1.3 V–5%)
Core Cycle Period (V
DDINT
=1.2 V–5%)
Core Cycle Period (V
DDINT
=1.1 V–5%)
Core Cycle Period (V
DDINT
=1.0 V–5%)
2.86
3.33
3.70
4.17
4.76
5.56
6.67
200
200
200
200
200
200
200
ns
ns
ns
ns
ns
ns
ns
Table 10. Phase-Locked Loop Operating Conditions
Parameter
Min
Nominal
Max
Unit
Operating Voltage
Jitter, Rising Edge to Rising Edge, Per Output
1
Jitter, Rising Edge to Falling Edge, Per Output
1
Skew, Rising Edge to Rising Edge, Any Two Outputs
1
Voltage Controlled Oscillator (VCO) Frequency
1
V
DDPLL
Induced Jitter
1
1.425
1.5
1.575
120
60
120
400
1
V
ps
ps
ps
MHz
ps/mV
40
1
Guaranteed but not tested.
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PDF描述
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