參數(shù)資料
型號(hào)： ADSP-21266SKBCZ-2B
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號(hào)處理
英文描述： SHARC Embedded Processor
中文描述： 16-BIT, 66.67 MHz, OTHER DSP, PBGA136
封裝： ROHS COMPLIANT, MO-205AE, BGA-136
文件頁數(shù)： 35/44頁
文件大?。?/td> 426K
代理商： ADSP-21266SKBCZ-2B
ADSP-21266
Rev. B
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May 2005
SPI Interface Protocol—Slave
See
Table 31
and
Figure 26
.
Table 31. SPI Interface Protocol—Slave
Parameter
Timing Requirements
t
SPICLKS
t
SPICHS
t
SPICLS
t
SDSCO
Min
Max
Unit
Serial Clock Cycle
Serial Clock High Period
Serial Clock Low Period
SPIDS Assertion to First SPICLK Edge
CPHASE = 0
CPHASE = 1
Last SPICLK Edge to SPIDS Not Asserted CPHASE = 0
Data Input Valid to SPICLK Edge (Data Input Setup Time)
SPICLK Last Sampling Edge to Data Input Not Valid
SPIDS Deassertion Pulse Width (CPHASE = 0)
4 × t
CCLK
2 × t
CCLK
– 2
2 × t
CCLK
– 2
ns
ns
ns
2 × t
CCLK
+ 1
2 × t
CCLK
+ 1
2 × t
CCLK
2
2
2 × t
CCLK
ns
ns
ns
ns
ns
ns
t
HDS
t
SSPIDS
t
HSPIDS
t
SDPPW
Switching Characteristics
t
DSOE
t
DSDHI
t
DDSPIDS
t
HDSPIDS
t
DSOV
SPIDS Assertion to Data Out Active
SPIDS Deassertion to Data High Impedance
SPICLK Edge to Data Out Valid (Data Out Delay Time)
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
SPIDS Assertion to Data Out Valid (CPHASE = 0)
0
0
5
5
7.5
ns
ns
ns
ns
ns
2 × t
CCLK
– 2
5 × t
CCLK
+ 2
Figure 26. SPI Interface Protocol—Slave
t
HSPIDS
t
DDSPIDS
t
DSDHI
LSB
MSB
MSB VALID
t
DSOE
t
DDSPIDS
t
HDSPIDS
MISO
(OUTPUT)
MOSI
(INPUT)
t
SSPIDS
SPIDS
(INPUT)
SPICLK
(CP = 0)
(INPUT)
SPICLK
(CP = 1)
(INPUT)
t
SDSCO
t
SPICHS
t
SPICLS
t
SPICLS
t
SPICLKS
t
HDS
t
SPICHS
t
SSPIDS
t
HSPIDS
t
DSDHI
LSB VALID
MSB
MSB VALID
t
DSOE
t
DDSPIDS
MISO
(OUTPUT)
MOSI
(INPUT)
t
SSPIDS
LSB VALID
LSB
CPHASE = 1
CPHASE = 0
t
SDPPW
t
DSOV
t
HDSPIDS
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PDF描述
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