參數(shù)資料
型號： ADSP-21160NCB-100
廠商： Analog Devices Inc
文件頁數(shù)： 38/48頁
文件大小： 0K
描述： IC DSP CONTROLLER 32BIT 400BGA
產品培訓模塊： SHARC Processor Overview
標準包裝： 1
系列： SHARC®
類型： 浮點
接口： 主機接口，連接端口，串行端口
時鐘速率： 100MHz
非易失內存： 外部
芯片上RAM： 512kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.90V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應商設備封裝： 400-PBGA（27x27）
包裝： 托盤
–43–
REV. 0
ADSP-21160N
400-BALL METRIC PBGA PIN CONFIGURATIONS
Table 32 lists the pin assignments for the PBGA package, and
the pin configurations diagram in Figure 34 shows the pin assign-
ment summary.
Table 32. 400-Ball Metric PBGA Pin Assignments
Pin Name
Pin No.
Pin Name
Pin No.
Pin Name
Pin No.
Pin Name
Pin No.
DATA[14] A01
DATA[22]
B01
DATA[24]
C01
DATA[28]
D01
DATA[13] A02
DATA[16]
B02
DATA[18]
C02
DATA[25]
D02
DATA[10] A03
DATA[15]
B03
DATA[17]
C03
DATA[20]
D03
DATA[8]
A04
DATA[9]
B04
DATA[11]
C04
DATA[19]
D04
DATA[4]
A05
DATA[6]
B05
DATA[7]
C05
DATA[12]
D05
DATA[2]
A06
DATA[3]
B06
DATA[5]
C06
VDDEXT
D06
TDI
A07
DATA[0]
B07
DATA[1]
C07
VDDINT
D07
TRST
A08
TCK
B08
TMS
C08
VDDEXT
D08
RESET
A09
EMU
B09
TD0
C09
VDDEXT
D09
RPBA
A10
IRQ2
B10
IRQ1
C10
VDDEXT
D10
IRQ0
A11
FLAG3
B11
FLAG2
C11
VDDEXT
D11
FLAG1
A12
FLAG0
B12
NC
C12
VDDEXT
D12
TIMEXP
A13
NC
B13
NC
C13
VDDINT
D13
NC
A14
NC
B14
TCLK1
C14
VDDEXT
D14
NC
A15
DT1
B15
DR1
C15
TFS0
D15
TFS1
A16
RCLK1
B16
DR0
C16
L1DAT[7]
D16
RFS1
A17
RFS0
B17
L0DAT[7]
C17
L0CLK
D17
RCLK0
A18
TCLK0
B18
L0DAT[6]
C18
L0DAT[3]
D18
DT0
A19
L0DAT[5]
B19
L0ACK
C19
L0DAT[1]
D19
L0DAT[4] A20
L0DAT[2]
B20
L0DAT[0]
C20
L1CLK
D20
DATA[30] E01
DATA[34]
F01
DATA[38]
G01
DATA[40]
H01
DATA[29] E02
DATA[33]
F02
DATA[35]
G02
DATA[39]
H02
DATA[23] E03
DATA[27]
F03
DATA[32]
G03
DATA[37]
H03
DATA[21] E04
DATA[26]
F04
DATA[31]
G04
DATA[36]
H04
VDDEXT
E05
VDDEXT
F05
VDDEXT
G05
VDDEXT
H05
VDDINT
E06
VDDINT
F06
VDDINT
G06
VDDINT
H06
VDDINT
E07
GND
F07
GND
G07
GND
H07
VDDINT
E08
GND
F08
GND
G08
GND
H08
VDDINT
E09
GND
F09
GND
G09
GND
H09
VDDINT
E10
GND
F10
GND
G10
GND
H10
GND
E11
GND
F11
GND
G11
GND
H11
VDDINT
E12
GND
F12
GND
G12
GND
H12
VDDINT
E13
GND
F13
GND
G13
GND
H13
VDDINT
E14
GND
F14
GND
G14
GND
H14
VDDINT
E15
VDDINT
F15
VDDINT
G15
VDDINT
H15
VDDEXT
E16
VDDEXT
F16
VDDEXT
G16
VDDEXT
H16
L1DAT[6] E17
L1DAT[4]
F17
L1DAT[2]
G17
L2DAT[5]
H17
L1DAT[5] E18
L1DAT[3]
F18
L2DAT[6]
G18
L2ACK
H18
L1ACK
E19
L1DAT[0]
F19
L2DAT[4]
G19
L2DAT[3]
H19
L1DAT[1] E20
L2DAT[7]
F20
L2CLK
G20
L2DAT[1]
H20
DATA[44] J01
CLK_CFG_0 K01
CLKIN
L01
AVDD
M01
DATA[43] J02
DATA[46]
K02
CLK_CFG_1 L02
CLK_CFG_3 M02
DATA[42] J03
DATA[45]
K03
AGND
L03
CLKOUT
M03
DATA[41] J04
DATA[47]
K04
CLK_CFG_2 L04
NC
M04
VDDEXT
J05
VDDEXT
K05
VDDEXT
L05
VDDEXT
M05
VDDINT
J06
VDDINT
K06
VDDINT
L06
VDDINT
M06
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