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參數資料
| 型號： | ADG738BRU |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 8/20頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MUX/DEMUX 8X1 16TSSOP |
| 產品培訓模塊： | Switch Fundamentals |
| 標準包裝： | 96 |
| 功能： | 多路復用器/多路分解器 |
| 電路： | 1 x 8:1 |
| 導通狀態(tài)電阻： | 4.5 歐姆 |
| 電壓電源： | 單電源 |
| 電壓 - 電源，單路/雙路(±)： | 2.7 V ~ 5.5 V |
| 電流 - 電源： | 10µA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 16-TSSOP |
| 包裝： | 管件 |
ADG738/ADG739
Data Sheet
Rev. A | Page 16 of 20
is shown in Figure 28. TXD of the 8051 drives SCLK of the
P3.3 is a bit-programmable pin on the serial port and is used to
drive SYNC.
The 8051 provides the LSB of its SBUF register as the first bit in
the data stream. The user has to ensure that the data in the SBUF
register is arranged correctly as the switch expects MSB first.
When data is to be transmitted to the matrix switch, P3.3 is
taken low. Data on RXD is clocked out of the microcontroller
on the rising edge of TXD and is valid on the falling edge. As a
and microcontroller interface.
Figure 29 shows an example of a serial interface between the
of the 68HC11 drives the SCLK of the matrix switch, while the
MOSI output drives the serial data line, DIN. SYNC is driven
from one of the port lines, in this case PC7.
Figure 29. MC68HC11 Interface to ADG738/ADG739
The 68HC11 is configured for master mode; MSTR = 1, CPOL
= 0, and CPHA = 1. When data is transferred to the part, PC7 is
taken low, data is transmitted MSB first. Data appearing on the
MOSI output is valid on the falling edge of SCK.
If the user wishes to verify the data previously written to the
input shift register, the DOUT line could be connected to MISO
of the MC68HC11, and with SYNC low, the input shift register
would clock data out on the rising edges of SCLK.
ADG738/
ADG739
SCLK
DIN
P3.3
RXD
TXD
80C51/80L51*
*ADDITIONAL PINS OMITTED FOR CLARITY.
SYNC
10758-
021
ADG738/
ADG739
SCLK
DIN
PC7
MOSI
SCK
MC68HC11*
*ADDITIONAL PINS OMITTED FOR CLARITY.
SYNC
10758-
022
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
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