AVDD = DV
參數(shù)資料
型號： ADF4360-7BCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 24/28頁
文件大?。?/td> 0K
描述： IC SYNTHESIZER/VCO 24-LFCSP
標(biāo)準包裝： 1
類型： 扇出配送，整數(shù)-N，合成器（RF）
PLL： 是
輸入： CMOS，TTL
輸出： 時鐘
電路數(shù)： 1
比率 - 輸入:輸出： 1:2
差分 - 輸入:輸出： 無/無
頻率 - 最大： 1.8GHz
除法器/乘法器： 是/無
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 24-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 24-LFCSP-VQ（4x4）
包裝： 托盤
產(chǎn)品目錄頁面： 551 (CN2011-ZH PDF)
Data Sheet
ADF4360-7
Rev. D | Page 5 of 29
AVDD = DVDD = VVCO = 3.3 V ± 10%; AGND = DGND = 0 V; 1.8 V and 3 V logic levels used; TA = TMIN to TMAX, unless otherwise noted.
Table 2.
Parameter
Limit at TMIN to TMAX (B Version)
Unit
Test Conditions/Comments
t1
20
ns min
LE Setup Time
t2
10
ns min
DATA to CLOCK Setup Time
t3
10
ns min
DATA to CLOCK Hold Time
t4
25
ns min
CLOCK High Duration
t5
25
ns min
CLOCK Low Duration
t6
10
ns min
CLOCK to LE Setup Time
t7
20
ns min
LE Pulse Width
1 Refer to the Power-Up section for the recommended power-up procedure for this device.
CLOCK
DATA
LE
DB23 (MSB)
DB22
DB2
DB1
(CONTROL BIT C2)
DB0 (LSB)
(CONTROL BIT C1)
t1
t2
t3
t7
t6
t4
t5
04441-002
Figure 2. Timing Diagram
相關(guān)PDF資料
PDF描述
X9317WM8Z-2.7 IC XDCP SGL 100TAP 10K 8-MSOP
SY89228UMG IC CLK DIVIDER /3/5 LVPECL 16MLF
VE-JVX-MZ-S CONVERTER MOD DC/DC 5.2V 25W
SY89230UMG IC CLOCK DIVIDER LVPECL 16-MLF
VE-JTN-MZ-S CONVERTER MOD DC/DC 18.5V 25W
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參數(shù)描述
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