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參數(shù)資料
| 型號： | ADCLK846/PCBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 14/16頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVALUATION FOR ADCLK846 |
| 設計資源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) |
| 標準包裝： | 1 |
| 主要目的： | 計時，時鐘緩沖器 / 驅(qū)動器 / 接收器 / 變換器 |
| 已用 IC / 零件： | ADCLK846 |
| 主要屬性： | 6 LVDS/12 CMOS 輸出 |
| 次要屬性： | CMOS，LVDS 輸出 |
| 已供物品： | 板 |
ADCLK846
Rev. B | Page 7 of 16
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS
PIN 1
INDICATOR
1
VREF
2
CLK
3
CLK
4
VS
5
CTRL_A
6
CTRL_B
15 OUT3 (OUT3A)
16 VS
17 OUT2 (OUT2B)
18 OUT2 (OUT2A)
14 OUT3 (OUT3B)
13 VS
7
S
L
E
P
8
O
U
T
5
(O
U
T
5B
)
9
O
U
T
5
(O
U
T
5A
)
11
O
U
T
4
(O
U
T
4B
)
12
O
U
T
4
(O
U
T
4A
)
10
V
S
21
O
U
T
1
(O
U
T
1A
)
22
V
S
23
O
U
T
0
(O
U
T
0B
)
24
O
U
T
0
(O
U
T
0A
)
20
O
U
T
1
(O
U
T
1B
)
19
V
S
ADCLK846
TOP VIEW
(Not to Scale)
NOTES:
1. EXPOSED PADDLE MUST BE CONNECTED TO GND.
07
22
6-
0
02
Figure 2. Pin Configuration
Table 7. Pin Function Descriptions
Pin No.
Mnemonic
Description
1
VREF
Reference Voltage.
2
CLK
Clock Input (Negative).
3
CLK
Clock Input (Positive).
4, 10, 13, 16, 19, 22
VS
Supply Voltage.
5
CTRL_A
CMOS Input Control for Output 1 to Output 0. (0: LVDS, 1: CMOS.)
6
CTRL_B
CMOS Input Control for Output 5 to Output 2. (0: LVDS, 1: CMOS.)
7
SLEEP
CMOS Input for Sleep Mode. (0: normal operation, 1: sleep.)
8
OUT5 (OUT5B)
Complementary Side of Differential LVDS Output 5, or CMOS Output 5 on Channel B.
9
OUT5 (OUT5A)
True Side of Differential LVDS Output 5, or CMOS Output 5 on Channel A.
11
OUT4 (OUT4B)
Complementary Side of Differential LVDS Output 4, or CMOS Output 4 on Channel B.
12
OUT4 (OUT4A)
True Side of Differential LVDS Output 4, or CMOS Output 4 on Channel A.
14
OUT3 (OUT3B)
Complementary Side of Differential LVDS Output 3, or CMOS Output 3 on Channel B.
15
OUT3 (OUT3A)
True Side of Differential LVDS Output 3, or CMOS Output 3 on Channel A.
17
OUT2 (OUT2B)
Complementary Side of Differential LVDS Output 2, or CMOS Output 2 on Channel B.
18
OUT2 (OUT2A)
True Side of Differential LVDS Output 2, or CMOS Output 2 on Channel A.
20
OUT1 (OUT1B)
Complementary Side of Differential LVDS Output 1, or CMOS Output 1 on Channel B.
21
OUT1 (OUT1A)
True Side of Differential LVDS Output 1, or CMOS Output 1 on Channel A.
23
OUT0 (OUT0B)
Complementary Side of Differential LVDS Output 0, or CMOS Output 0 on Channel B.
24
OUT0 (OUT0A)
True Side of Differential LVDS Output 0, or CMOS Output 0 on Channel A.
(25)
EPAD
Exposed Paddle. The exposed paddle must be connected to ground.
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| ADCLK905 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Ultrafast SiGe ECL Clock/Data Buffers |
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