25°C < TA < +85°C, I" />
參數(shù)資料
型號(hào)： ADAU1781BCPZ-RL7
廠商： Analog Devices Inc
文件頁數(shù)： 3/92頁
文件大?。?/td> 0K
描述： IC SIGMADSP CODEC LN 32LFCSP
標(biāo)準(zhǔn)包裝： 1,500
系列： SigmaDSP®
類型： 立體聲音頻
數(shù)據(jù)接口： I²C，串行，SPI?
分辨率（位）： 24 b
ADC / DAC 數(shù)量： 2 / 2
三角積分調(diào)變： 無
S/N 比，標(biāo)準(zhǔn) ADC / DAC (db)： 100 / 105（差分），100 / 103（單端）
動(dòng)態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db)： 99.2 / 105（差分），99.2 / 103（單端）
電壓 - 電源，模擬： 1.8 V ~ 3.65 V
電壓 - 電源，數(shù)字： 1.63 V ~ 3.65 V
工作溫度： -25°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 32-LFCSP-VQ
包裝： 帶卷 (TR)
ADAU1781
Rev. B| Page 11 of 92
DIGITAL TIMING SPECIFICATIONS
25°C < TA < +85°C, IOVDD = 1.62 V to 3.63 V, unless otherwise specified.
Table 7. Digital Timing
Limit
Parameter
t
MIN
t
MAX
Unit
Description
MASTER CLOCK
t
MP
50
90.9
ns
Master clock (MCLK) period (that is, period of the signal input to MCKI).
Duty Cycle
30
70
%
SERIAL PORT
t
BIL
10
ns
BCLK pulse width low.
t
BIH
10
ns
BCLK pulse width high.
t
LIS
5
ns
LRCLK setup. Time to BCLK rising.
t
LIH
5
ns
LRCLK hold. Time from BCLK rising.
t
SIS
5
ns
DAC_SDATA setup. Time to BCLK rising.
t
SIH
5
ns
DAC_SDATA hold. Time from BCLK rising.
t
SODM
70
ns
ADC_SDATA delay. Time from BCLK falling in master mode.
SPI PORT
f
CCLK,R
5
MHz
CCLK frequency, read operation, IOVDD = 1.8 V ± 10%.
f
CCLK,R
10
MHz
CCLK frequency, read operation, IOVDD = 3.3 V ± 10%.
f
CCLK,W
25
MHz
CCLK frequency, write operation, IOVDD = 1.8 V ± 10%.
f
CCLK,W
25
MHz
CCLK frequency, write operation, IOVDD = 3.3 V ± 10%.
t
CCPL
10
ns
CCLK pulse width low.
t
CCPH
10
ns
CCLK pulse width high.
t
CLS
10
ns
CLATCH setup. Time to CCLK rising.
t
CLH
5
ns
CLATCH hold. Time from CCLK rising.
t
CLPH
10
ns
CLATCH pulse width high.
t
CDS
5
ns
CDATA setup. Time to CCLK rising.
t
CDH
5
ns
CDATA hold. Time from CCLK rising.
t
COD
70
COUT delay from CCLK edge to valid data, IOVDD = 1.8 V ± 10%.
40
ns
COUT delay from CCLK edge to valid data, IOVDD = 3.3 V ± 10%.
I2C PORT
f
SCL
400
kHz
SCL frequency.
t
SCLH
0.6
s
SCL high.
t
SCLL
1.3
s
SCL low.
t
SCS
0.6
s
Setup time; relevant for repeated start condition.
t
SCH
0.6
s
Hold time. After this period, the first clock is generated.
t
DS
100
ns
Data setup time.
t
SCR
300
ns
SCL rise time.
t
SCF
300
ns
SCL fall time.
t
SDR
300
ns
SDA rise time.
t
SDF
300
ns
SDA fall time.
t
BFT
0.6
s
Bus-free time. Time between stop and start.
DIGITAL MICROPHONE
R
L = 1 M, CL = 14 pF.
t
DCF
10
ns
Digital microphone clock fall time.
t
DCR
10
ns
Digital microphone clock rise time.
t
DDV
22
30
ns
Digital microphone delay time for valid data.
t
DDH
0
12
ns
Digital microphone delay time for data three-stated.
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PDF描述
ADAU1961WBCPZ-R7 IC STEREO AUD CODEC LP 32LFCSP
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ADAU1961WBCPZ-R7 功能描述:IC STEREO AUD CODEC LP 32LFCSP RoHS:是 類別:集成電路 (IC) >> 接口 - 編解碼器 系列:- 標(biāo)準(zhǔn)包裝:2,500 系列:- 類型:立體聲音頻 數(shù)據(jù)接口:串行 分辨率（位）:18 b ADC / DAC 數(shù)量:2 / 2 三角積分調(diào)變:是 S/N 比，標(biāo)準(zhǔn) ADC / DAC (db):81.5 / 88 動(dòng)態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db):82 / 87.5 電壓 - 電源，模擬:2.6 V ~ 3.3 V 電壓 - 電源，數(shù)字:1.7 V ~ 3.3 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:48-TQFN-EP（7x7） 包裝:帶卷 (TR)
ADAU1961WBCPZ-RL 功能描述:IC STEREO AUD CODEC LP 32LFCSP RoHS:是 類別:集成電路 (IC) >> 接口 - 編解碼器 系列:- 標(biāo)準(zhǔn)包裝:2,500 系列:- 類型:立體聲音頻 數(shù)據(jù)接口:串行 分辨率（位）:18 b ADC / DAC 數(shù)量:2 / 2 三角積分調(diào)變:是 S/N 比，標(biāo)準(zhǔn) ADC / DAC (db):81.5 / 88 動(dòng)態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db):82 / 87.5 電壓 - 電源，模擬:2.6 V ~ 3.3 V 電壓 - 電源，數(shù)字:1.7 V ~ 3.3 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:48-TQFN-EP（7x7） 包裝:帶卷 (TR)
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