參數(shù)資料
型號(hào)： ADAU1361BCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 19/80頁
文件大?。?/td> 0K
描述： IC CODEC 24B PLL 32LFCSP
標(biāo)準(zhǔn)包裝： 1
類型： 音頻編解碼器
數(shù)據(jù)接口： 串行
分辨率（位）： 24 b
ADC / DAC 數(shù)量： 2 / 2
三角積分調(diào)變： 無
電壓 - 電源，模擬： 1.8 V ~ 3.6 V
電壓 - 電源，數(shù)字： 1.8 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 32-LFCSP-VQ
包裝： 托盤
產(chǎn)品目錄頁面： 776 (CN2011-ZH PDF)
ADAU1361
Rev. C | Page 26 of 80
CLOCKING AND SAMPLING RATES
076
79
-02
0
MCLK
ADC_S
D
AT
A
BCL
K
LR
C
LK
DAC_S
D
AT
A
INFREQ[1:0]
SERIAL DATA
INPUT/OUTPUT
PORT
ADCs
DACs
÷ X
× (R + N/M)
R1: PLL CONTROL REGISTER
CLKSRC
R0: CLOCK
CONTROL REGISTER
CORE
CLOCK
R17: CONVERTER
CONTROL 0 REGISTER
256 ×
fS, 512 × fS,
768 ×
fS, 1024 × fS
CONVSR[2:0]
fS/0.5, 1, 1.5, 2, 3, 4, 6
Figure 29. Clock Tree Diagram
CORE CLOCK
Clocks for the converters and serial ports are derived from the
core clock. The core clock can be derived directly from MCLK
or it can be generated by the PLL. The CLKSRC bit (Bit 3 in
Register R0, Address 0x4000) determines the clock source.
The INFREQ[1:0] bits should be set according to the expected
input clock rate selected by CLKSRC; this value also determines
the core clock rate and the base sampling frequency, fS.
For example, if the input to CLKSRC = 49.152 MHz (from
PLL), then
INFREQ[1:0] = 1024 × fS
fS = 49.152 MHz/1024 = 48 kHz
The PLL output clock rate is always 1024 × fS, and the clock
control register automatically sets the INFREQ[1:0] bits to
1024 × fS when using the PLL. When using a direct clock, the
INFREQ[1:0] frequency should be set according to the MCLK
pin clock rate and the desired base sampling frequency.
Table 12. Clock Control Register (Register R0, Address 0x4000)
Bits
Bit Name
Settings
3
CLKSRC
0: Direct from MCLK pin (default)
1: PLL clock
[2:1]
INFREQ[1:0]
00: 256 × fS (default)
01: 512 × fS
10: 768 × fS
11: 1024 × fS
0
COREN
0: Core clock disabled (default)
1: Core clock enabled
SAMPLING RATES
The ADCs, DACs, and serial port share a common sampling
rate that is set in Register R17 (Converter Control 0 register,
Address 0x4017). The CONVSR[2:0] bits set the sampling rate
as a ratio of the base sampling frequency.
Table 13 and Table 14 list the sampling rate divisions for
common base sampling rates.
Table 13. 48 kHz Base Sampling Rate Divisions
Base Sampling
Frequency
Sampling Rate Scaling
Sampling Rate
fS/1
48 kHz
fS/6
8 kHz
fS/4
12 kHz
fS/3
16 kHz
fS/2
24 kHz
fS/1.5
32 kHz
fS = 48 kHz
fS/0.5
96 kHz
Table 14. 44.1 kHz Base Sampling Rate Divisions
Base Sampling
Frequency
Sampling Rate Scaling
Sampling Rate
fS/1
44.1 kHz
fS/6
7.35 kHz
fS/4
11.025 kHz
fS/3
14.7 kHz
fS/2
22.05 kHz
fS/1.5
29.4 kHz
fS = 44.1 kHz
fS/0.5
88.2 kHz
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ADAU1372BCPZRL 功能描述:IC CODEC LP CLASS G HP 40LFCSP 制造商:analog devices inc. 系列:- 包裝:剪切帶（CT） 零件狀態(tài):Digi-Key 停止供應(yīng) 類型:通用 數(shù)據(jù)接口:I2C， SPI 分辨率（位）:24 b ADC/DAC 數(shù):4 / 2 三角積分:是 信噪比，ADC/DAC（db）（典型值）:- 動(dòng)態(tài)范圍，ADC/DAC（db）（典型值）:- 電壓 - 電源，模擬:1.71 V ~ 3.63 V 電壓 - 電源，數(shù)字:1.045 V ~ 1.98 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:40-WFQFN 裸露焊盤，CSP 供應(yīng)商器件封裝:40-LFCSP-WQ（6x6） 標(biāo)準(zhǔn)包裝:1
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