SCLK Frequency (fSCLK
參數(shù)資料
型號(hào)： AD9726BSVZRL
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 21/24頁(yè)
文件大?。?/td> 0K
描述： IC DAC 16IT LVDS 400MSPS 80-TQFP
產(chǎn)品培訓(xùn)模塊： Data Converter Fundamentals
DAC Architectures
標(biāo)準(zhǔn)包裝： 1,000
系列： TxDAC+®
位數(shù)： 16
數(shù)據(jù)接口： 并聯(lián)
轉(zhuǎn)換器數(shù)目： 1
電壓電源： 模擬和數(shù)字
功率耗散（最大）： 575mW
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 80-TQFP 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 80-TQFP-EP（12x12）
包裝： 帶卷 (TR)
輸出數(shù)目和類型： 2 電流，單極
采樣率（每秒）： 400M
配用： AD9726-EBZ-ND - BOARD EVAL FOR AD9726
AD9726
Rev. B | Page 6 of 24
Parameter
Min
Typ
Max
Unit
SERIAL PORT INTERFACE
SCLK Frequency (fSCLK)
15
MHz
SCLK Rise/Fall Time
1
ms
SCLK Pulse Width High (tCPWH)
30
ns
SCLK Pulse Width Low (tCPWL)
30
ns
SCLK Setup Time (tCSU)
30
ns
SDIO Setup Time (tDSU)
30
ns
SDIO Hold Time (tDH)
0
ns
SDIO/SDO Valid Time (tDV)
30
ns
RESET PULSE WIDTH
1.5
ns
TIMING DIAGRAMS
DAC CLOCK
DATACLOCK OUTPUT
DATACLOCK INPUT
DATA BUS
tDCPD-DDR
tDSU-DDR
tDH-DDR
04540-002
Figure 2. DDR Timing Diagram
DAC CLOCK
DATACLOCK OUTPUT
DATACLOCK INPUT
DATA BUS
tDCPD-SDR
tDSU-SDR
tDH-SDR
04540-003
Figure 3. SDR Timing Diagram
04
54
0-
10
0
DB0 TO DB15
CLK+/CLK–
IOUTA OR IOUTB
tPD-BYPASS
tDSU-BYPASS
tDH-BYPASS
Figure 4. Data Synchronization Bypass Timing Diagram
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PDF描述
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參數(shù)描述
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