VDD = +5 V ± 5%, V
參數(shù)資料
型號： AD7870CQ
廠商： Analog Devices Inc
文件頁數(shù)： 25/28頁
文件大?。?/td> 0K
描述： IC ADC 12BIT SAMPLING 3V 24-CDIP
產品變化通告： Conversion Time Change
標準包裝： 1
位數(shù)： 12
采樣率（每秒）： 100k
數(shù)據(jù)接口： 串行，并聯(lián)
轉換器數(shù)目： 1
功率耗散（最大）： 95mW
電壓電源： 雙 ±
工作溫度： -25°C ~ 85°C
安裝類型： 通孔
封裝/外殼： 24-CDIP（0.300"，7.62mm）
供應商設備封裝： 24-CDIP
包裝： 管件
輸入數(shù)目和類型： 1 個單端，雙極
AD7870/AD7875/AD7876
Rev. C | Page 6 of
28
TIMING CHARACTERISTICS
VDD = +5 V ± 5%, VSS = 5 V ± 5%, AGND = DGND = 0 V. See Figure 14, Figure 15, Figure 16, and Figure 17. Timing specifications are
sample tested at 25°C to ensure compliance, unless otherwise noted. All input signals are specified with tr = tf = 5 ns (10% to 90% of 5 V)
and timed from a voltage level of 1.6 V.
Table 3.
Parameter1
Limit at TMIN, TMAX
(J, K, L, A, B, C Versions)
Limit at TMIN, TMAX
(T Version)
Units
Conditions/Comments
t1
50
ns min
CONVST pulse width
t2
0
ns min
CS to RD setup time (Mode 1)
t32
60
75
ns min
RD pulse width
t4
0
ns min
CS to RD hold time (Mode 1)
t5
70
ns max
RD to INT delay
57
70
ns max
Data access time after RD
5
ns min
Bus relinquish time after RD
50
ns max
t8
0
ns min
HBEN to RD setup time
t9
0
ns min
HBEN to RD hold time
t10
100
ns min
SSTRB to SCLK falling edge setup time
t115
370
ns min
SCLK cycle time
t126
135
150
ns max
SCLK to valid data delay. CL = 35 pF
t13
20
ns min
SCLK rising edge to SSTRB
100
ns max
t14
10
ns min
Bus relinquish time after SCLK
100
ns max
t15
60
ns min
CS to RD setup time (Mode 2)
t16
120
ns max
CS to BUSY propagation delay
t17
200
ns min
Data setup time prior to BUSY
t18
0
ns min
CS to RD hold time (Mode 2)
t19
0
ns min
HBEN to CS setup time
t20
0
ns min
HBEN to CS hold time
1 Serial timing is measured with a 4.7 kΩ pull-up resistor on SDATA and SSTRB and a 2 kΩ pull-up on SCLK. The capacitance on all three outputs is 35 pF.
2 Timing specifications for t3, t6, and for the maximum limit at t7 are 100% production tested.
3 t6 is measured with the load circuits of Figure 4 and defined as the time required for an output to cross 0.8 V or 2.4 V.
4 t7 is defined as the time required for the data lines to change 0.5 V when loaded with the circuits of Figure 5.
5 SCLK mark/space ratio (measured from a voltage level of 1.6 V) is 40/60 to 60/40.
6 SDATA will drive higher capacitive loads but this will add to t12 since it increases the external RC time constant (4.7 kΩ||CL) and thus the time to reach 2.4 V.
相關PDF資料
PDF描述
MS3456L16-11S CONN PLUG 2POS STRAIGHT W/SCKT
MS27497E20A41PC CONN RCPT 41POS WALL MNT W/PINS
VI-BNM-IV-F2 CONVERTER MOD DC/DC 10V 150W
VE-B6Y-MV-F4 CONVERTER MOD DC/DC 3.3V 99W
AD7871KNZ IC ADC 14BIT SAMPLING 28DIP
相關代理商/技術參數(shù)
參數(shù)描述
AD7870JN 功能描述:IC ADC 12BIT LC2MOS 100KHZ 24DIP RoHS:否 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模數(shù)轉換器 系列:- 產品培訓模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標準包裝:2,500 系列:- 位數(shù):12 采樣率（每秒）:3M 數(shù)據(jù)接口:- 轉換器數(shù)目:- 功率耗散（最大）:- 電壓電源:- 工作溫度:- 安裝類型:表面貼裝 封裝/外殼:SOT-23-6 供應商設備封裝:SOT-23-6 包裝:帶卷 (TR) 輸入數(shù)目和類型:-
AD7870JNZ 功能描述:IC ADC 12BIT LC2MOS 100KHZ 24DIP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模數(shù)轉換器 系列:- 其它有關文件:TSA1204 View All Specifications 標準包裝:1 系列:- 位數(shù):12 采樣率（每秒）:20M 數(shù)據(jù)接口:并聯(lián) 轉換器數(shù)目:2 功率耗散（最大）:155mW 電壓電源:模擬和數(shù)字 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-TQFP 供應商設備封裝:48-TQFP（7x7） 包裝:Digi-Reel® 輸入數(shù)目和類型:4 個單端，單極；2 個差分，單極 產品目錄頁面:1156 (CN2011-ZH PDF) 其它名稱:497-5435-6
AD7870JNZ1 制造商:AD 制造商全稱:Analog Devices 功能描述:LC2MOS Complete, 12-Bit, 100 kHz, Sampling ADCs
AD7870JP 功能描述:IC ADC 12BIT SAMPLING 3V 28-PLCC RoHS:否 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模數(shù)轉換器 系列:- 標準包裝:1 系列:- 位數(shù):14 采樣率（每秒）:83k 數(shù)據(jù)接口:串行，并聯(lián) 轉換器數(shù)目:1 功率耗散（最大）:95mW 電壓電源:雙 ± 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:28-DIP（0.600"，15.24mm） 供應商設備封裝:28-PDIP 包裝:管件 輸入數(shù)目和類型:1 個單端，雙極
AD7870JP-REEL 制造商:AD 制造商全稱:Analog Devices 功能描述:LC2MOS Complete, 12-Bit, 100 kHz, Sampling ADCs
發(fā)布緊急采購，3分鐘左右您將得到回復。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*