參數(shù)資料
型號(hào)： AD7654ASTZRL
廠商： Analog Devices Inc
文件頁數(shù)： 25/28頁
文件大?。?/td> 0K
描述： IC ADC 16BIT DUAL 2CH 48LQFP
標(biāo)準(zhǔn)包裝： 2,000
系列： PulSAR®
位數(shù)： 16
采樣率（每秒）： 500k
數(shù)據(jù)接口： 串行，并聯(lián)
轉(zhuǎn)換器數(shù)目： 1
功率耗散（最大）： 135mW
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 48-LQFP
供應(yīng)商設(shè)備封裝： 48-LQFP（7x7）
包裝： 帶卷 (TR)
輸入數(shù)目和類型： 2 個(gè)差分，單極
配用： EVAL-AD7654CBZ-ND - BOARD EVALUATION FOR AD7654
AD7654
Rev. B | Page 6 of 28
Parameter
Symbol
Min
Typ
Max
Unit
SLAVE SERIAL INTERFACE MODES (see Figure 32 and Figure 33)
External SCLK Setup Time
t38
5
ns
External SCLK Active Edge to SDOUT Delay
t39
3
18
ns
SDIN Setup Time
t40
5
ns
SDIN Hold Time
t41
5
ns
External SCLK Period
t42
25
ns
External SCLK High
t43
10
ns
External SCLK Low
t44
10
ns
1 In serial interface modes, the SYNC, SCLK, and SDOUT timings are defined with a maximum load CL of 10 pF; otherwise CL is 60 pF maximum.
2 In serial master read during convert mode. See Table 4 for serial master read after convert mode.
Table 4. Serial Clock Timings in Master Read After Convert
DIVSCLK[1]
0
1
DIVSCLK[0]
Symbol
0
1
0
1
Unit
SYNC to SCLK First Edge Delay Minimum
t25
3
17
ns
Internal SCLK Period Minimum
t26
25
50
100
200
ns
Internal SCLK Period Typical
t26
40
70
140
280
ns
Internal SCLK High Minimum
t27
12
22
50
100
ns
Internal SCLK Low Minimum
t28
7
21
49
99
ns
SDOUT Valid Setup Time Minimum
t29
4
18
ns
SDOUT Valid Hold Time Minimum
t30
2
4
30
80
ns
SCLK Last Edge to SYNC Delay Minimum
t31
1
3
30
80
ns
Busy High Width Maximum (Normal)
t35
3.25
4.25
6.25
10.75
μs
Busy High Width Maximum (Impulse)
t35
3.5
4.5
6.5
11
μs
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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AD7655ACPZRL 功能描述:IC ADC 16BIT 4CHAN 48LFCSP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模數(shù)轉(zhuǎn)換器 系列:PulSAR® 標(biāo)準(zhǔn)包裝:1,000 系列:- 位數(shù):12 采樣率（每秒）:300k 數(shù)據(jù)接口:并聯(lián) 轉(zhuǎn)換器數(shù)目:1 功率耗散（最大）:75mW 電壓電源:單電源 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:24-SOIC（0.295"，7.50mm 寬） 供應(yīng)商設(shè)備封裝:24-SOIC 包裝:帶卷 (TR) 輸入數(shù)目和類型:1 個(gè)單端，單極；1 個(gè)單端，雙極
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