參數(shù)資料
型號： AD5762RCSUZ
廠商： Analog Devices Inc
文件頁數(shù)： 16/32頁
文件大?。?/td> 0K
描述： IC DAC DUAL 16BIT 1LSB 32-TQFP
產品培訓模塊： Data Converter Fundamentals
DAC Architectures
產品變化通告： AD5762R Metal Layer Edit Change 07/Sept/2009
標準包裝： 1
設置時間： 8µs
位數(shù)： 16
數(shù)據(jù)接口： 串行
轉換器數(shù)目： 2
電壓電源： 模擬和數(shù)字，雙 ±
功率耗散（最大）： 180mW
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-TQFP
供應商設備封裝： 32-TQFP（7x7）
包裝： 管件
輸出數(shù)目和類型： 2 電壓，雙極
采樣率（每秒）： 84.6k
產品目錄頁面： 784 (CN2011-ZH PDF)
Data Sheet
AD5762R
Rev. C | Page 23 of 32
The output voltage expression for the AD5762R is given by
See Figure 41 for a simplified block diagram of the DAC load
circuitry.
×
+
×
=
536
,
65
4
2
D
V
REFIN
OUT
VOUTx
DAC
REGISTER
INTERFACE
LOGIC
OUTPUT
I/V AMPLIFIER
LDAC
SDO
SDIN
16-BIT
DAC
REFA, REFB
SYNC
INPUT
REGISTER
SCLK
07
24
8-
0
62
where:
D is the decimal equivalent of the code loaded to the DAC.
VREFIN is the reference voltage applied at the REFA, REFB pins.
ASYNCHRONOUS CLEAR (CLR)
CLR is a negative edge triggered clear that allows the outputs to
be cleared to either 0 V (twos complement coding) or negative
full scale (offset binary coding). It is necessary to maintain CLR low
for a minimum amount of time (see
) for the operation
to complete. When the
CLR signal is returned high, the output
remains at the cleared value until a new value is programmed. If
CLR is at 0 V at power-on, all DAC outputs are updated with the
clear value. A clear can also be initiated through software by
writing the command of 0x04XXXX to the AD5762R.
Figure 41. Simplified Serial Interface of Input Loading Circuitry
for One DAC Channel
TRANSFER FUNCTION
Table 7 and Table 8 show the ideal input code to output voltage
relationship for both offset binary data coding and twos
complement data coding, respectively.
Table 7. Ideal Output Voltage to Input Code Relationship—Offset Binary Data Coding
Digital Input
Analog Output
MSB
LSB
VOUT
1111
+2 VREFIN × (32,767/32,768)
1000
0000
0001
+2 VREFIN × (1/32,768)
1000
0000
0 V
0111
1111
2 VREFIN × (1/32,768)
0000
2 VREFIN × (32,767/32,768)
Table 8. Ideal Output Voltage to Input Code Relationship—Twos Complement Data Coding
Digital Input
Analog Output
MSB
LSB
VOUT
0111
1111
+2 VREFIN × (32,767/32,768)
0000
0001
+2 VREFIN × (1/32,768)
0000
0 V
1111
2 VREFIN × (1/32,768)
1000
0000
2 VREFIN × (32,767/32,768)
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PDF描述
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參數(shù)描述
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AD5763CSUZ-REEL7 功能描述:DAC 16BIT DUAL 5V 2LSB 32-TQFP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 數(shù)模轉換器 系列:- 產品培訓模塊:Data Converter Fundamentals DAC Architectures 標準包裝:750 系列:- 設置時間:7µs 位數(shù):16 數(shù)據(jù)接口:并聯(lián) 轉換器數(shù)目:1 電壓電源:雙 ± 功率耗散（最大）:100mW 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:28-LCC（J 形引線） 供應商設備封裝:28-PLCC（11.51x11.51） 包裝:帶卷 (TR) 輸出數(shù)目和類型:1 電壓，單極；1 電壓，雙極 采樣率（每秒）:143k
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