VDD
參數資料
型號： AD5243BRM100-RL7
廠商： Analog Devices Inc
文件頁數： 16/20頁
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描述： IC DGTL POT DUAL 100K I2C 10MSOP
產品變化通告： Product Discontinuance 27/Oct/2011
標準包裝： 1,000
接片： 256
電阻（歐姆）： 100k
電路數： 2
溫度系數： 標準值 35 ppm/°C
存儲器類型： 易失
接口： I²C
電源電壓： 2.7 V ~ 5.5 V
工作溫度： -40°C ~ 125°C
安裝類型： 表面貼裝
封裝/外殼： 10-TFSOP，10-MSOP（0.118"，3.00mm 寬）
供應商設備封裝： 10-MSOP
包裝： 帶卷 (TR)
配用： AD5243EVAL-ND - BOARD EVAL FOR AD5243
Data Sheet
AD5243/AD5248
Rev. B | Page 5 of 20
TIMING CHARACTERISTICS: ALL VERSIONS
VDD = 5 V ± 10%, or 3 V ± 10%; VA = VDD; VB = 0 V; 40°C < TA < +125°C; unless otherwise noted.
Table 3.
Parameter
Symbol
Conditions
Min
Typ
Max
Unit
I2C INTERFACE TIMING CHARACTERISTICS1
SCL Clock Frequency
fSCL
0
400
kHz
Bus-Free Time Between Stop and Start, tBUF
t1
1.3
μs
Hold Time (Repeated Start), tHD;STA
t2
After this period, the first clock pulse is
generated.
0.6
μs
Low Period of SCL Clock, tLOW
t3
1.3
μs
High Period of SCL Clock, tHIGH
t4
0.6
μs
Setup Time for Repeated Start Condition, tSU;STA
t5
0.6
μs
Data Hold Time, tHD;DAT2
t6
0.9
μs
Data Setup Time, tSU;DAT
t7
100
ns
Fall Time of Both SDA and SCL Signals, tF
t8
300
ns
Rise Time of Both SDA and SCL Signals, tR
t9
300
ns
Setup Time for Stop Condition, tSU;STO
t10
0.6
μs
1 See the timing diagrams for the locations of measured values (that is, see Figure 3 and Figure 45 to Figure 48).
2 The maximum tHD:DAT must be met only if the device does not stretch the low period (tLOW) of the SCL signal.
04109-0-021
t1
t2
t3
t8
t9
t6
t4
t7
t5
t2
t10
PS
S
SCL
SDA
P
Figure 3. I2C Interface Detailed Timing Diagram
相關PDF資料
PDF描述
AD5243BRM10-RL7 IC DGTL POT DUAL 10K I2C 10-MSOP
VI-23Y-MV-B1 CONVERTER MOD DC/DC 3.3V 99W
VI-23B-MX-B1 CONVERTER MOD DC/DC 95V 75W
VI-233-MW CONVERTER MOD DC/DC 24V 100W
IDT23S05-1HDCGI8 IC CLK BUFFER ZD 3.3V 8-SOIC
相關代理商/技術參數
參數描述
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