340k VSS
參數(shù)資料
型號: AD5204BRUZ50-REEL7
廠商: Analog Devices Inc
文件頁數(shù): 8/20頁
文件大?。?/td> 0K
描述: IC POT DGTL QUAD 256POS 24TSSOP
標(biāo)準(zhǔn)包裝: 1,000
接片: 256
電阻(歐姆): 50k
電路數(shù): 4
溫度系數(shù): 標(biāo)準(zhǔn)值 700 ppm/°C
存儲器類型: 易失
接口: 4 線 SPI(芯片選擇)
電源電壓: 2.7 V ~ 5.5 V,±2.3 V ~ 2.7 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 24-TSSOP(0.173",4.40mm 寬)
供應(yīng)商設(shè)備封裝: 24-TSSOP
包裝: 帶卷 (TR)
AD5204/AD5206
Rev. C | Page 16 of 20
TEST CIRCUITS
340k
VSS
LOGIC
06
88
4-
05
0
Figure 25. ESD Protection of Digital Pins
A, B, W
06
88
4-
05
1
VSS
Figure 26. ESD Protection of Resistor Terminals
V+
DUT
VMS
A
B
W
V+ = VDD
1LSB = V+/256
0
688
4-
0
36
Figure 27. Potentiometer Divider Nonlinearity Error Test Circuit (INL, DNL)
DUT
VMS
A
B
W
NO CONNECT
IW
06
88
4-
03
7
Figure 28. Resistor Position Nonlinearity Error
(Rheostat Operation; R-INL, R-DNL)
V+
A
B
W
DUT
IMS
VMS
IW = 1V/RNOMINAL
IW
VW
V+
VDD
RW =
WHERE VW1 = VMS WHEN IW = 0
AND VW2 = VMS WHEN IW = 1/R
VW2 – [VW1 + IW(RAWII RBW)]
0
68
84
-05
2
Figure 29. Wiper Resistance Test Circuit
V+
A
B
W
~
VA
VMS
VDD
V+ = VDD ± 10%
PSRR (dB) = 20 log
VMS
VDD
PSS (%/%) =
VMS%
VDD%
(
)
0
68
84
-0
39
Figure 30. Power Supply Sensitivity Test Circuit (PSS, PSRR)
A
VIN
OFFSET BIAS
OP279
5V
VOUT
DUT
W
OFFSET
GND
B
0
68
84
-04
0
Figure 31. Inverting Programmable Gain Test Circuit
A
VIN
OFFSET BIAS
OP279
5V
VOUT
DUT
W
OFFSET
GND
B
06
88
4
-04
1
Figure 32. Noninverting Programmable Gain Test Circuit
B
A
VIN
2.5V
+15V
VOUT
DUT
W
–15V
OFFSET
GND
OP42
0
68
84
-0
42
Figure 33. Gain vs. Frequency Test Circuit
DUT
ISW
B
W
VSS TO VDD
RSW =
0.1V
ISW
CODE = 0x00
0.1V
+
06
88
4-
0
4
3
Figure 34. Incremental On-Resistance Test Circuit
相關(guān)PDF資料
PDF描述
VE-BND-MY-F1 CONVERTER MOD DC/DC 85V 50W
VE-BNB-MY-F3 CONVERTER MOD DC/DC 95V 50W
AD5204BRUZ100-R7 IC POT DGTL QUAD 256POS 24TSSOP
VE-BNB-MY-F2 CONVERTER MOD DC/DC 95V 50W
AD5204BRUZ10-REEL7 IC POT DGTL QUAD 256POS 24TSSOP
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參數(shù)描述
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