VDD = 2.7 V to 5.5 V, all specifica" />
參數(shù)資料
型號: AD5061BRJZ-2REEL7
廠商: Analog Devices Inc
文件頁數(shù): 16/20頁
文件大?。?/td> 0K
描述: IC DAC 16BIT SPI/SRL SOT23-8
產(chǎn)品培訓(xùn)模塊: Data Converter Fundamentals
DAC Architectures
標(biāo)準(zhǔn)包裝: 1
系列: nanoDAC™
設(shè)置時(shí)間: 4µs
位數(shù): 16
數(shù)據(jù)接口: DSP,MICROWIRE?,QSPI?,串行,SPI?
轉(zhuǎn)換器數(shù)目: 1
電壓電源: 單電源
功率耗散(最大): 6mW
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: SOT-23-8
供應(yīng)商設(shè)備封裝: SOT-23-8
包裝: 標(biāo)準(zhǔn)包裝
輸出數(shù)目和類型: 1 電壓,單極;1 電壓,雙極
采樣率(每秒): 1.3M
產(chǎn)品目錄頁面: 781 (CN2011-ZH PDF)
其它名稱: AD5061BRJZ-2REEL7DKR
AD5061
Rev. B | Page 5 of 20
TIMING CHARACTERISTICS
VDD = 2.7 V to 5.5 V, all specifications TMIN to TMAX, unless otherwise specified.
Table 3.
Parameter
Unit
Test Conditions/Comments
33
ns min
SCLK cycle time
t2
5
ns min
SCLK high time
t3
3
ns min
SCLK low time
t4
10
ns min
SYNC to SCLK falling edge set-up time
t5
3
ns min
Data set-up time
t6
2
ns min
Data hold time
t7
0
ns min
SCLK falling edge to SYNC rising edge
t8
12
ns min
Minimum SYNC high time
t9
9
ns min
SYNC rising edge to next SCLK fall ignore
1 All input signals are specified with tr = tf = 1 ns/V (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.
2 Maximum SCLK frequency is 30 MHz.
t4
t3
t2
t5
t7
t6
D0
D1
D2
D22
D23
SYNC
SCLK
04
76
2-
0
02
t9
t1
t8
D23
D22
DIN
Figure 2. Timing Diagram
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