參數(shù)資料
型號： A54SX72A-FBG208B
廠商： Electronic Theatre Controls, Inc.
英文描述： Hex inverter buffers / drivers with high-voltage outputs 14-SOIC 0 to 70
中文描述： 的SX - A系列FPGA的
文件頁數(shù)： 62/108頁
文件大?。?/td> 720K
代理商： A54SX72A-FBG208B
SX-A Family FPGAs
2-42
v5.1
Table 2-35
A54SX72A Timing Characteristics
(Worst-Case Commercial Conditions, V
CCA
= 2.25 V
,
V
CCI
= 3.0 V, T
J
= 70
°
C)
Parameter
C-Cell Propagation Delays
1
Description
–3 Speed
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min. Max. Min. Max. Min. Max. Min. Max. Min. Max.
t
PD
Predicted Routing Delays
2
Internal Array Module
1.0
1.1
1.3
1.5
2.0
ns
t
DC
FO = 1 Routing Delay, Direct
Connect
0.1
0.1
0.1
0.1
0.1
ns
t
FC
FO = 1 Routing Delay, Fast Connect
0.3
0.3
0.3
0.4
0.6
ns
t
RD1
FO = 1 Routing Delay
0.3
0.3
0.4
0.5
0.7
ns
t
RD2
FO = 2 Routing Delay
0.4
0.5
0.6
0.7
1
ns
t
RD3
FO = 3 Routing Delay
0.5
0.7
0.8
0.9
1.3
ns
t
RD4
FO = 4 Routing Delay
0.7
0.9
1
1.1
1.5
ns
t
RD8
FO = 8 Routing Delay
1.2
1.5
1.7
2.1
2.9
ns
t
RD12
R-Cell Timing
FO = 12 Routing Delay
1.7
2.2
2.5
3
4.2
ns
t
RCO
Sequential Clock-to-Q
0.7
0.8
0.9
1.1
1.5
ns
t
CLR
Asynchronous Clear-to-Q
0.6
0.7
0.7
0.9
1.2
ns
t
PRESET
Asynchronous Preset-to-Q
0.7
0.8
0.8
1.0
1.4
ns
t
SUD
Flip-Flop Data Input Set-Up
0.7
0.8
0.9
1.0
1.4
ns
t
HD
Flip-Flop Data Input Hold
0.0
0.0
0.0
0.0
0.0
ns
t
WASYN
Asynchronous Pulse Width
1.3
1.5
1.7
2.0
2.8
ns
t
RECASYN
Asynchronous Recovery Time
0.3
0.4
0.4
0.5
0.7
ns
t
HASYN
Asynchronous Hold Time
0.3
0.3
0.3
0.4
0.6
ns
t
MPW
Input Module Propagation Delays
Clock Minimum Pulse Width
1.5
1.7
2.0
2.3
3.2
ns
t
INYH
Input Data Pad to Y High 2.5 V
LVCMOS
0.6
0.7
0.8
0.9
1.3
ns
t
INYL
Input Data Pad to Y Low 2.5 V
LVCMOS
0.8
1.0
1.1
1.3
1.7
ns
t
INYH
Input Data Pad to Y High 3.3 V PCI
0.6
0.7
0.7
0.9
1.2
ns
t
INYL
Input Data Pad to Y Low 3.3 V PCI
0.7
0.8
0.9
1.0
1.4
ns
t
INYH
Input Data Pad to Y High 3.3 V
LVTTL
0.7
0.7
0.8
1.0
1.4
ns
t
INYL
Input Data Pad to Y Low 3.3 V LVTTL
1.0
1.2
1.3
1.5
2.1
ns
t
INYH
Input Data Pad to Y High 5 V PCI
0.5
0.6
0.7
0.8
1.1
ns
Notes:
1. For dual-module macros, use t
PD
+ t
RD1
+ t
PDn
, t
RCO
+ t
RD1
+ t
PDn
, or t
PD1
+ t
RD1
+ t
SUD
, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual performance.
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