Table 2-18 A54SX08A Timing Characteristics (Worst-Case Commercial Conditions V
參數(shù)資料
型號： A54SX32A-FFG484
廠商： Microsemi SoC
文件頁數(shù)： 47/108頁
文件大?。?/td> 0K
描述： IC FPGA SX 48K GATES 484-FBGA
標準包裝： 40
系列： SX-A
LAB/CLB數(shù)： 2880
輸入/輸出數(shù)： 249
門數(shù)： 48000
電源電壓： 2.25 V ~ 5.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 484-BGA
供應商設備封裝： 484-FPBGA（27X27）
SX-A Family FPGAs
v5.3
2-23
Table 2-18 A54SX08A Timing Characteristics
(Worst-Case Commercial Conditions VCCA = 2.25 V, VCCI = 2.3 V, TJ = 70°C)
Parameter
Description
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
2.5 V LVCMOS Output Module Timing1,2
tDLH
Data-to-Pad Low to High
3.9
4.4
5.2
7.2
ns
tDHL
Data-to-Pad High to Low
3.0
3.4
3.9
5.5
ns
tDHLS
Data-to-Pad High to Low—low slew
13.3
15.1
17.7
24.8
ns
tENZL
Enable-to-Pad, Z to L
2.8
3.2
3.7
5.2
ns
tENZLS
Data-to-Pad, Z to L—low slew
13.7
15.5
18.2
25.5
ns
tENZH
Enable-to-Pad, Z to H
3.9
4.4
5.2
7.2
ns
tENLZ
Enable-to-Pad, L to Z
2.5
2.8
3.3
4.7
ns
tENHZ
Enable-to-Pad, H to Z
3.0
3.4
3.9
5.5
ns
dTLH
3
Delta Low to High
0.037
0.043
0.051
0.071
ns/pF
dTHL
3
Delta High to Low
0.017
0.023
0.037
ns/pF
dTHLS
3
Delta High to Low—low slew
0.06
0.071
0.086
0.117
ns/pF
Note:
1. Delays based on 35 pF loading.
2. The equivalent I/O Attribute Editor settings for 2.5 V LVCMOS is 2.5 V LVTTL in the software.
3. To obtain the slew rate, substitute the appropriate Delta value, load capacitance, and the VCCI value into the following equation:
Slew Rate [V/ns] = (0.1*VCCI – 0.9*VCCI)/ (Cload * dT[LH|HL|HLS])
where Cload is the load capacitance driven by the I/O in pF
dT[LH|HL|HLS] is the worst case delta value from the datasheet in ns/pF.
相關PDF資料
PDF描述
A54SX32A-FFGG484 IC FPGA SX 48K GATES 484-FBGA
AMC30DRXN CONN EDGECARD 60POS .100 DIP SLD
5205729-1 CONN BACKSHELL DB9 PLASTIC
AMC30DRXH CONN EDGECARD 60POS .100 DIP SLD
ABM44DSAN CONN EDGECARD 88POS R/A .156 SLD
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