Table 2-40 A54SX72A Timing Characteristics (Worst-Case Commercial Conditions V
參數(shù)資料
型號(hào)： A54SX32A-2FGG144
廠(chǎng)商： Microsemi SoC
文件頁(yè)數(shù)： 78/108頁(yè)
文件大?。?/td> 0K
描述： IC FPGA SX 48K GATES 144-FBGA
標(biāo)準(zhǔn)包裝： 160
系列： SX-A
LAB/CLB數(shù)： 2880
輸入/輸出數(shù)： 111
門(mén)數(shù)： 48000
電源電壓： 2.25 V ~ 5.25 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 144-LBGA
供應(yīng)商設(shè)備封裝： 144-FPBGA（13x13）
SX-A Family FPGAs
v5.3
2-51
Table 2-40 A54SX72A Timing Characteristics
(Worst-Case Commercial Conditions VCCA = 2.25 V, VCCI = 3.0 V, TJ = 70°C)
Parameter
Description
–3 Speed1
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min. Max. Min. Max. Min. Max. Min. Max. Min. Max.
3.3 V PCI Output Module Timing2
tDLH
Data-to-Pad Low to High
2.3
2.7
3.0
3.6
5.0
ns
tDHL
Data-to-Pad High to Low
2.5
2.9
3.2
3.8
5.3
ns
tENZL
Enable-to-Pad, Z to L
1.4
1.7
1.9
2.2
3.1
ns
tENZH
Enable-to-Pad, Z to H
2.3
2.7
3.0
3.6
5.0
ns
tENLZ
Enable-to-Pad, L to Z
2.5
2.8
3.2
3.8
5.3
ns
tENHZ
Enable-to-Pad, H to Z
2.5
2.9
3.2
3.8
5.3
ns
dTLH
3
Delta Low to High
0.025
0.03
0.04
0.045
ns/pF
dTHL
3
Delta High to Low
0.015
0.025
ns/pF
3.3 V LVTTL Output Module Timing4
tDLH
Data-to-Pad Low to High
3.2
3.7
4.2
5.0
6.9
ns
tDHL
Data-to-Pad High to Low
3.2
3.7
4.2
4.9
6.9
ns
tDHLS
Data-to-Pad High to Low—low slew
10.3
11.9
13.5
15.8
22.2
ns
tENZL
Enable-to-Pad, Z to L
2.2
2.6
2.9
3.4
4.8
ns
tENZLS
Enable-to-Pad, Z to L—low slew
15.8
18.9
21.3
25.4
34.9
ns
tENZH
Enable-to-Pad, Z to H
3.2
3.7
4.2
5.0
6.9
ns
tENLZ
Enable-to-Pad, L to Z
2.9
3.3
3.7
4.4
6.2
ns
tENHZ
Enable-to-Pad, H to Z
3.2
3.7
4.2
4.9
6.9
ns
dTLH
3
Delta Low to High
0.025
0.03
0.04
0.045
ns/pF
dTHL
3
Delta High to Low
0.015
0.025
ns/pF
dTHLS
3
Delta High to Low—low slew
0.053
0.067
0.073
0.107
ns/pF
Notes:
1. All –3 speed grades have been discontinued.
2. Delays based on 10 pF loading and 25
Ω resistance.
3. To obtain the slew rate, substitute the appropriate Delta value, load capacitance, and the VCCI value into the following equation:
Slew Rate [V/ns] = (0.1*VCCI – 0.9*VCCI)/ (Cload * dT[LH|HL|HLS])
where Cload is the load capacitance driven by the I/O in pF
dT[LH|HL|HLS] is the worst case delta value from the datasheet in ns/pF.
4. Delays based on 35 pF loading.
相關(guān)PDF資料
PDF描述
A54SX32A-1FGG144I IC FPGA SX 48K GATES 144-FBGA
952-015-030R121 BACKSHELL 15POS STRGHT DIECAST
981-025-130R121 BACKSHELL 25POS R/A DIE CAST
FMC19DRYI CONN EDGECARD 38POS DIP .100 SLD
ABB34DHBR CONN EDGECARD 68POS R/A .050 SLD
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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A54SX32A-2FGG256 功能描述:IC FPGA SX 48K GATES 256-FBGA RoHS:是 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:SX-A 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門(mén)數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類(lèi)型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）
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A54SX32A-2FGG484I 功能描述:IC FPGA SX 48K GATES 484-FBGA RoHS:是 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:SX-A 產(chǎn)品培訓(xùn)模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產(chǎn)品:Cyclone? IV FPGAs 標(biāo)準(zhǔn)包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計(jì):6635520 輸入/輸出數(shù):270 門(mén)數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類(lèi)型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FBGA（23x23）
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