參數(shù)資料
型號： A54SX32-1VQ208PP
廠商： Electronic Theatre Controls, Inc.
英文描述： Quad 2-input positive-NOR gates 14-PDIP 0 to 70
中文描述： 54SX家庭的FPGA
文件頁數(shù)： 28/57頁
文件大?。?/td> 415K
代理商： A54SX32-1VQ208PP
5 4 S X F a m ily F P G A s
28
v3.1
A 5 4 S X 1 6 T im ing C ha ra c t e ris t ic s
(c ontinue d)
(Wors t-C a s e C omme rc ia l C onditions )
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
Dedicated (Hard-Wired) Array Clock Network
t
HCKH
Input LOW to HIGH
(Pad to R-Cell Input)
1.2
1.4
1.5
1.8
ns
t
HCKL
Input HIGH to LOW
(Pad to R-Cell Input)
1.2
1.4
1.6
1.9
ns
t
HPWH
t
HPWL
t
HCKSW
t
HP
f
HMAX
Minimum Pulse Width HIGH
1.4
1.6
1.8
2.1
ns
Minimum Pulse Width LOW
1.4
1.6
1.8
2.1
ns
Maximum Skew
0.2
0.2
0.3
0.3
ns
Minimum Period
2.7
3.1
3.6
4.2
ns
Maximum Frequency
350
320
280
240
MHz
Routed Array Clock Networks
t
RCKH
Input LOW to HIGH (Light Load)
(Pad to R-Cell Input)
1.6
1.8
2.1
2.5
ns
t
RCKL
Input HIGH to LOW (Light Load)
(Pad to R-Cell Input)
1.8
2.0
2.3
2.7
ns
t
RCKH
Input LOW to HIGH (50% Load)
(Pad to R-Cell Input)
1.8
2.1
2.5
2.8
ns
t
RCKL
Input HIGH to LOW (50% Load)
(Pad to R-Cell Input)
2.0
2.2
2.5
3.0
ns
t
RCKH
Input LOW to HIGH (100% Load)
(Pad to R-Cell Input)
1.8
2.1
2.4
2.8
ns
t
RCKL
Input HIGH to LOW (100% Load)
(Pad to R-Cell Input)
2.0
2.2
2.5
3.0
ns
t
RPWH
t
RPWL
t
RCKSW
t
RCKSW
t
RCKSW
TTL Output ModuleTiming
1
Min. Pulse Width HIGH
2.1
2.4
2.7
3.2
ns
Min. Pulse Width LOW
2.1
2.4
2.7
3.2
ns
Maximum Skew (Light Load)
0.5
0.5
0.5
0.7
ns
Maximum Skew (50% Load)
0.5
0.6
0.7
0.8
ns
Maximum Skew (100% Load)
0.5
0.6
0.7
0.8
ns
t
DLH
t
DHL
t
ENZL
t
ENZH
t
ENLZ
t
ENHZ
Note:
1.
Data-to-Pad LOW to HIGH
1.6
1.9
2.1
2.5
ns
Data-to-Pad HIGH to LOW
1.6
1.9
2.1
2.5
ns
Enable-to-Pad, Z to L
2.1
2.4
2.8
3.2
ns
Enable-to-Pad, Z to H
2.3
2.7
3.1
3.6
ns
Enable-to-Pad, L to Z
1.4
1.7
1.9
2.2
ns
Enable-to-Pad, H to Z
1.3
1.5
1.7
2.0
ns
Delays based on 35 pF loading, except t
ENZL
and t
ENZH
. For t
ENZL
and t
ENZH
the loading is 5 pF.
相關(guān)PDF資料
PDF描述
A54SX32-2BG208M Quad 2-input positive-NOR gates 14-SO 0 to 70
A54SX08P-PL208I LM1877 Dual Audio Power Amplifier; Package: SOIC WIDE; No of Pins: 14; Qty per Container: 50; Container: Rail
A54SX08P-PL208M 54SX Family FPGAs
A54SX08P-PL208PP LM1877 Dual Audio Power Amplifier; Package: MDIP; No of Pins: 14; Qty per Container: 25; Container: Rail
A54SX08P-PQ208 LM1881 Video Sync Separator; Package: SOIC NARROW; No of Pins: 8; Qty per Container: 95; Container: Rail
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參數(shù)描述
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A54SX32-2BG329 功能描述:IC FPGA SX 48K GATES 329-BGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:SX 產(chǎn)品培訓(xùn)模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產(chǎn)品:Cyclone? IV FPGAs 標(biāo)準(zhǔn)包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計:6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FBGA（23x23）
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A54SX32-2BG329IX3 制造商:Microsemi Corporation 功能描述:FPGA SX Family 32K Gates 1800 Cells 320MHz 0.35um Technology 3.3V/5V 329-Pin BGA 制造商:Microsemi Corporation 功能描述:54SX 32K GATES 1800 MC 320MHZ IND CMOS 3.3/5V 329 BGA - Trays
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