參數(shù)資料
型號： A54SX16PP-1BG208M
廠商： Electronic Theatre Controls, Inc.
元件分類： FPGA
英文描述： 54SX Family FPGAs
中文描述： 54SX家庭的FPGA
文件頁數(shù)： 30/57頁
文件大小： 415K
代理商： A54SX16PP-1BG208M
5 4 S X F a m ily F P G A s
30
v3.1
A 5 4 S X 1 6 P T im ing C ha ra c t e ris t ic s
(c ontinue d)
(Wors t-C a s e C omme rc ia l C onditions , V
C C R
= 4.75 V , V
C C A ,
V
C C I
= 3.0V , T
J
= 70
°
C )
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
Dedicated (Hard-Wired) Array Clock Network
t
HCKH
Input LOW to HIGH
(Pad to R-Cell Input)
Input HIGH to LOW
(Pad to R-Cell Input)
Minimum Pulse Width HIGH
Minimum Pulse Width LOW
Maximum Skew
Minimum Period
Maximum Frequency
Routed Array Clock Networks
1.2
1.4
1.5
1.8
ns
t
HCKL
1.2
1.4
1.6
1.9
ns
t
HPWH
t
HPWL
t
HCKSW
t
HP
f
HMAX
1.4
1.4
1.6
1.6
1.8
1.8
2.1
2.1
ns
ns
ns
ns
MHz
0.2
0.2
0.3
0.3
2.7
3.1
3.6
4.2
350
320
280
240
t
RCKH
Input LOW to HIGH (Light Load)
(Pad to R-Cell Input)
Input HIGH to LOW (Light Load)
(Pad to R-Cell Input)
Input LOW to HIGH (50% Load)
(Pad to R-Cell Input)
Input HIGH to LOW (50% Load)
(Pad to R-Cell Input)
Input LOW to HIGH (100% Load)
(Pad to R-Cell Input)
Input HIGH to LOW (100% Load)
(Pad to R-Cell Input)
Min. Pulse Width HIGH
Min. Pulse Width LOW
Maximum Skew (Light Load)
Maximum Skew (50% Load)
Maximum Skew (100% Load)
TTL Output Module Timing
1.6
1.8
2.1
2.5
ns
t
RCKL
1.8
2.0
2.3
2.7
ns
t
RCKH
1.8
2.1
2.5
2.8
ns
t
RCKL
2.0
2.2
2.5
3.0
ns
t
RCKH
1.8
2.1
2.4
2.8
ns
t
RCKL
2.0
2.2
2.5
3.0
ns
t
RPWH
t
RPWL
t
RCKSW
t
RCKSW
t
RCKSW
2.1
2.1
2.4
2.4
2.7
2.7
3.2
3.2
ns
ns
ns
ns
ns
0.5
0.5
0.5
0.5
0.6
0.6
0.5
0.7
0.7
0.7
0.8
0.8
t
DLH
t
DHL
t
ENZL
t
ENZH
t
ENLZ
t
ENHZ
TTL/PCI Output Module Timing
Data-to-Pad LOW to HIGH
Data-to-Pad HIGH to LOW
Enable-to-Pad, Z to L
Enable-to-Pad, Z to H
Enable-to-Pad, L to Z
Enable-to-Pad, H to Z
2.4
2.3
3.0
3.3
2.3
2.8
2.8
2.9
3.4
3.8
2.7
3.2
3.1
3.2
3.9
4.3
3.0
3.7
3.7
3.8
4.6
5.0
3.5
4.3
ns
ns
ns
ns
ns
ns
t
DLH
t
DHL
t
ENZL
t
ENZH
t
ENLZ
t
ENHZ
Data-to-Pad LOW to HIGH
Data-to-Pad HIGH to LOW
Enable-to-Pad, Z to L
Enable-to-Pad, Z to H
Enable-to-Pad, L to Z
Enable-to-Pad, H to Z
1.5
1.9
2.3
1.5
2.7
2.9
1.7
2.2
2.6
1.7
3.1
3.3
2.0
2.4
3.0
1.9
3.5
3.7
2.3
2.9
3.5
2.3
4.1
4.4
ns
ns
ns
ns
ns
ns
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PDF描述
A54SX16PP-1BG208PP 54SX Family FPGAs
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